CMOS的历史

CMOS已经存在了大约50年以来,一个全面的历史书。这个博客关注我认为主要的过渡。

NMOS

在CMOS, NMOS(也办公室,但我没有直接的经验)。NMOS门由一个网络之间的N-transistors输出和Vss,和一个电阻(实际上一个晶体管植入)之间的产出和Vdd。如果你用于CMOS,似乎是一个奇怪的声明,因为所有在CMOS晶体管实现逻辑,但在NMOS p晶体管只是用作电阻。如果逻辑使电流流到地面,这将把输出电平降低电阻。如果逻辑阻塞当前,电阻/晶体管将拉低Vdd输出到。

这种方法有两个大问题。首先,有路径Vdd Vss当NMOS晶体管的网络允许电流通过,所以很多泄漏电流。这不是致命的,只有少数芯片上的晶体管可以适应。另一个问题是,由于电阻开关速度有限。当NMOS晶体管的网络阻塞电流,输出只有慢慢地停在了由于电阻器。

解决方案:CMOS。取代p晶体管引体向上电阻/晶体管互补P-transistors网络。当N-transistors允许当前的网络,P-transistors没有网络,所以输出Vss将迅速拆除。N-transistors阻塞当前网络时,网络的p晶体管会让它通过,很快会将驶进Vdd的输出。C在CMOS代表“互补”,因为网络的P和N晶体管互补的数学意义上的图表。当一个网络并行晶体管,另将他们串联(反之亦然)。

早期的互补金属氧化物半导体

我不想低估从一个流程节点的困难,但这是imec所说的“快乐扩展的时期。“有两个落下的石块。只是一个扩展芯片的尺寸结构:晶体管,通过互连,等等。其他Dennard扩展,由罗伯特发现Dennard(琐事的事实:他还发明了DRAM)。Dennard扩展允许功率密度保持不变甚至增加电路的性能。这样做是通过降低电源电压。这取决于电容的大部分被任何输出晶体管驱动的(而不是从互连电容)。所以在每一代过程,线性尺寸将减少30%,这意味着区域的设计减少了约50%(因为0.7×0.7基本上是0.5),电压降低了30%,开关时间下降了30%。所以每个节点是小50%,30%速度恒定功率密度。实际上,扩展快乐。

这种情况持续了从1980年代中期到2000年代初,当我们到达“Dennard缩放的终结。”的概念扩展晶体管将一切工作,我们可以基本忽略互连的结束。越来越多的电容在互连和互连电阻变得重要。对各种技术相关原因,成为不可能的规模所需的电源电压高达Dennard缩放,这意味着功率密度没有保持不变,它爆炸了。现在英特尔的首席执行官Pat Gelsinger但当时其首席技术官,以指出了功率密度很快就会相当于火箭喷嘴。

因为我们再也不能控制的功率密度,我们可以不再增加时钟频率为我们能做了之前的几十年。所以微处理器时钟频率达到最高约3 ghz。微处理器厂商增加了实现多核处理器的计算能力。半导体公司认为软件的人会找到一种方法来使用这些核心,但事实上,大快速处理器慢很多,小,便宜处理器研究运动失败了四十年。以外的几个“高度平行”问题,很难将一个单线程程序分解成多个并行线程可以运行在自己的核心。

Hi-k金属门

在这一点上,它是关于2007年,当前节点是65海里。各种晶体的原因,多晶硅盖茨不再有效。尽管在MOS尤其是CMOS, M代表金属,我们没有使用金属门三十多年了。但我们转换到被称为“Hi-k金属门。“门是金属制成的,我不认为我们中的许多人都听说过:铪。“k”是栅氧化层的介电常数材料,Hi-k,这可能是厚没有减缓性能。保持自对准的大门,每个人都被用来从多晶硅盖茨,制造实际上开始于一个祭祀门口,最终被删除,取而代之的是铪(这是gate-last,有gate-first CMOS版本)。这种方法被用于许多过程代从45纳米的开始。

FinFET

平面晶体管的方法开始有过度的泄漏问题,即使Hi-k金属门。我读过一个描述是晶体管是明亮和昏暗的而不是。解决办法是完全改变晶体管。英特尔公司率先在22纳米(三栅极名义),在14/16nm和随后的铸造厂。这是finFET,所谓因为晶体管source-drain结构卡从晶片像鱼翅。门是在上面,然后将包裹通道三面。这意味着没有偷偷通道远离门口,所以控制不佳。另一种方法,开创了由圣微电子和许可GlobalFoundries,被称为FD-SOI。达到控制通过创建通道上的一层薄薄的绝缘子(埋氧化或箱),因此切断任何远离门口偷偷通道。

然而,另一个重大挑战隐约可见。光刻是精疲力竭了。行业经历了两个主要的光刻过渡,降低激光的波长之间的步进,从空气中使用的步进和薄片,取而代之的水,称为浸没式光刻技术。但这两种方法达到限制在193年的最后阶段,即193使用浸入式的光。试图去一个较低的波长没有成功,所以行业(制造业和许多步骤仍然是)我困在193年。

多个模式

在20 nm最低是80海里,这是绝对的限制我们可以创建单一曝光193我光。更进一步,双模式是必需的。一半的元素在设计被放在一个十字线,一半在第二个十字线。两人都接触到相同的晶片允许距小于80纳米。EDA工具的这是一个戏剧性的变化,因为他们必须做的分区设计的两个面具,称为从图论着色。最简单的方法被称为乐乐(litho-etch-litho-etch),但随着新流程节点出现,更准确的(更昂贵的)方法是必需的,称为SADP (self-aligned-double-patterning),还是晚些时候,SAQP四(q)。

EUV

伟大的希望从越来越多的面具,拯救我们越来越多的流程步骤,和越来越多的成本是一个正在发展的技术在荷兰ASML,称为EUV。但发展非常缓慢,有甚至怀疑是否它会工作。EUV代表“极端紫外线”和使用波长为13.5 nm(因此不仅不到193海里,少很多)。有几个需要克服的挑战。首先,光源需要有足够的权力,也不能暴露足够的晶片为卷制造工作。第二,吸收一切EUV,所以光路必须完全在真空中。当我说一切都吸收EUV,这意味着镜头,,所以所需的扫描仪使用反射光学。事实上,他们需要使用布拉格镜子,一点也不像你浴室的镜子或望远镜。这些镜子只反映了70%的光,很少,因此,使它产生的光晶片上的光刻胶。

EUV终于卷生产的第二代7中引入纳米(第一代使用多模式不完全依靠EUV工作),然后5 nm和所有后续过程。

棉酚

然而,finFETs是精疲力竭了。周围的通道只有三面是不够的。围绕这四个方面,一般称为gate-all-around(棉酚)和通过各种专有名称从每个制造商,意味着将信道分成许多小通道(通常是三个)和运行电线通过中间的门。原来一个椭圆形状比圆形的今天,最终被大家使用。介绍了这种类型的晶体管在3或2 nm。

这是我们今天在前缘()。

未来

越来越多的互连与动力输送了网络(生产),和越来越多的资源连接到标准所需细胞被生产。一个解决方案是一个背后的权力交付网络(或BPDN)。而不是使用互连堆栈提供力量,地面,或者时钟,背后的生产是建立在与在矽晶圆和连接到进料侧通过(tsv)。这是可选的,但似乎得到了2或3 nm。

一个大机会一次性大幅增加缩放CFET,或补充场效应晶体管(在CMOS与C,尽管代表互补)。而不是制造P-transistors N-transistors在同一晶圆直接堆放,与N-transistors P-transistors之上,所以占用的空间作为一个晶体管。这给增加密度的1.5倍到2倍。

所以,在我看来的硅路线图将棉酚+ CFET +背后生产。