CMP侵蚀和碟形缺陷由于密度的差异模式正在成为一个重要问题。
化学物质平面化(CMP)需要在半导体加工的许多记忆和逻辑设备。CMP用于创建平面表面和半导体制造过程中实现均匀层厚度,并优化设备拓扑之前下一个处理步骤。不幸的是,半导体器件的表面不均匀CMP后,由于不同的消除率在这个过程。CMP浆料等因素、压力、磨料磨具等CMP变量在整平可以导致不均匀表面移除率。这些CMP去除率的变化会导致碟形和腐蚀缺陷。CMP可以创建不同的和意想不到的拓扑与不同的布局密度的晶片,不仅在本地,全球在整个晶片。
所有CMP过程中记忆和逻辑设备,金属在BEOL CMP(线)后端半导体加工正变得越来越重要。CMP侵蚀和碟形缺陷由于密度的差异模式正在成为一个重要问题,如金属线间距和宽度减小。这些碟形和侵蚀的缺陷会导致产量损失和BEOL结构可靠性的问题[1]。
图1示意图说明了传统金属CMP过程BEOL部分的半导体器件。介质腐蚀后金属沉积在设备上一步。蚀刻步骤利用波纹M2和通过形成的过程。随后,发生化学物质平面化。在CMP过程,主要金属抛光去除率高,直到金属暴露的障碍。接下来,障碍移除金属介电层。最后,overpolish一步,金属和电介质层抛光去除任何残留在整个晶片。
图1:常规金属CMP过程。
overpolish过程中,不幸的是,侵蚀和凹陷的发生。可以影响金属介质侵蚀模式可以影响密度和碟形的模式/沟宽度[2]。图2(一个)显示CMP后侵蚀和碟形的一个例子。侵蚀密集的地区可以看到右边的图,而碟形左侧所示。这种介质侵蚀和碟形可以通过接触导致的问题。在图2 (b),罪块没有完全侵蚀介质腐蚀步骤期间,通过可以达到与腐蚀过程停止之前M1金属层由于干预罪层的致密M1部分设备(右)。这个不完整的腐蚀过程可以创建一个高阻(人力资源)之间的缺陷M1和通过,导致RC延迟和性能问题。M1侵蚀也会导致金属残留物仍在M2 overpolish步骤(见图2 (c)),这取决于M1模式密度及其对侵蚀的速率的影响。
图2:(a)金属碟形和介质侵蚀;(b)通过接触腐蚀不足密集M1模式密集区域;(c)金属M2残留物在CMP过程。
工程师可以使用SEMulator3D过程模拟分析CMP缺陷,包括水土流失和碟形模式引起的密度变化。CMP过程模型与实际晶片可以校准数据,随后在SEMulator3D模拟,在不同模式密度。在图3中,CMP仿真模型的结果显示在不同的布局密度相同的线宽设计。侵蚀数量的函数图布局密度表明,侵蚀厚度增加模拟布局密度增加。
图3:(a)模拟垂直开挖剖面的测试设备,与模式(或布局)密度在35 - 60%之间;(b)侵蚀作为M1布局密度的函数。
如图4所示,通过电阻增加作为M1模式之间的密度增大,由于接触面积减少M1和通过。M1在致密区域也会增加电阻模式密度增加由于M1高度越低,但孤立(Iso) M1阻力区域并没有改变。如果通过上规范和M1电阻设置为40Ω/分别嗯和50Ω/嗯,工程师需要指定最多40% M1模式密集是可以接受的(参见规范限制红线图4 (a)和(b))。
图4:(a)通过之间的阻力和接触面积和M1 M1的函数模式密度(b) M1阻力在密度和偏远地区作为M1型密度函数。
不幸的是,选择一个40%最大模式密度可能是一个错误的决定,如果它是完全基于数据与M1和通过阻力。还可以有金属残留缺陷M2 CMP过程完成后,和模式密度会影响post-CMP金属残留物的数量和随后的缺陷(如前所述)。在图5中,金属残留缺陷(电气短裤跨M2)模式密集时变得明显从35%上升到40%。在SEMulator3D,短的缺陷被提取电阻测量或计数的数量单独M2金属线(不在)。在这个例子中,我们看到的数量不在金属线检查短的缺陷。仿真表明,没有短裤35%模式密度,但短裤数量的增加从0到1模式密度40%或更高时,由于M2金属残留缺陷(图5 b)。CMP overpolish一步可以增加删除额外的M2 M2 CMP过程中金属残留,但它也将减少M2高度和增加M2阻力。如图6所示,第二个预测短缺陷可以删除模式密集使用额外40% 3 nm overpolish相比(记录)的过程。不幸的是,这种额外的3海里CMP overpolish将创建不可接受的M2阻力(40以上欧姆/嗯预算),不建议。
图5:(a)测量数据在不同模式密度(b) 3 d模拟装置部分显示模式密集M2金属残留35岁和40%。
图6:M2阻力(模式密度= 40%)的函数不同overpolish在海里。
在这种情况下,正确的设计决策是限制模式密度为35%,当我们考虑所有相关仿真数据CMP侵蚀、碟形,阻力,和当前CMP过程的能力。基于这项研究,BEOL产量和可靠性可以改善通过优化设计规则来限制当地金属模式密度和通过实施CMP过程改进,以减少金属流失模式密度高的地区。
引用
[1]·m·古普塔et al .,“整平产量限制器对3 d圆片规模集成电路,”在IEEE /半先进的半导体制造Conf.和研讨会,2002年5月,页278 - 283
罗[2],j .;Dornfeld d集成建模为亚微米IC制造化学物质平面化;施普林格:柏林/海德堡,德国,2004年。
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