CEA-LETI的方法被证明是使用现有的工艺技术工作,但仍面临着巨大的挑战。
先进的包装可以是一个字母汤可能的方法,从异构集成多个模具类型到一个包中,多个模具的三维堆积的对方。三维芯片堆叠在内存中最常见的设备。应用逻辑,不过,至少有两种不同的方式进行集成。
完全处理,钝化,并测试模具可以组装成一个堆栈。这种方法通常用于堆内存模块。成品芯片的堆叠减少电路的足迹和减少收获损失的风险由于堆垛过程本身。然而,它提供了相对较少的性能改进或设计简化。
另外,一旦第一晶片加工金属1,工厂可以将第二晶圆直接在其上,制造一个晶体管层,然后通过back-end-of-line两个晶片形成一个单元。第二种方法,比如通过CEA-LETI的CoolCube技术,允许设计者将两死一个相互连接的单元。它减少了互连延迟和允许智能分区功能。
不幸的是,它还引入了新的问题。铜互联在前端的过程不受欢迎由于污染风险。第二晶体管的处理层必须考虑热预算的第一层。因此,虽然这个概念已经讨论了好几年,实际的示威活动已经逐渐出现。
这是特别值得注意的,在今年的VLSI会议,Laurent深色CEA-LETI流程集成工程师,和他的同事证明了成功的CMOS CMOS叠加在一个工业cleanroom-compatible过程。首先,他们制作的FD-SOINMOS和PMOS晶体管使用一个标准的高温过程,提高硅源和排水管连接。硅化NiPt接触后形成和pre-metal介质沉积,CMP用于区域整体结构。促进第一和第二晶体管之间的连接层,金属短循环1过程之后,使用钨填充,而不是更常见的铜。最后,直接成键的氧化SOI晶片被用来转移10纳米硅层第二晶体管层。在第二层,有选择性的锗硅外延形成了源和排水管连接NMOS和PMOS,紧随其后的是激活选择性外延再生。
第一层所需的最高温度为1050°C,而第二个要求温度高达650°C。虽然比标准晶片过程的温度要低得多,这第二层仍然超过500°C限制强加的第一层。低温外延源和流失已经证明,材料和性能之间的间距器两个晶片。这些修改尚未纳入CoolCube过程。
因为第一晶体管层实施严格的热需求,这种设备堆积可能将不得不克服性能损失。是否设计和互连延迟优点提供足够的好处抵消缺点很可能取决于特定的应用程序。
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