分区线越来越模糊

只要大多数半导体工程师可以记住,芯片与离散函数开始印刷电路板,进展到芯片组时是有意义的,并最终被集成到相同的死亡。

这个趋势背后的主要动机是性能和cost-shorter距离,减少掩模层,减少硅。但是这个方程已改变过去几代过程。两点之间最短的距离不一定在同一芯片了,最有效的办法,当然不一定超薄丝。最重要的是,当所有成本考虑,让芯片市场最便宜的方法可能不是通过使用较少的硅。掩模层数量的增加显著地在最先进的节点双模式在16/14nm,三重模式“至少将推出一些层10纳米。

所有这些提高水平的不确定性如何分区的芯片和功能在未来设计,死亡和表外,正在加剧的不确定性不断推迟EUV光刻和迫在眉睫的问题是如何准备和昂贵的”2.5 d和3 d真的是。

然而,高级研究员马克•波尔和流程架构和集成主管英特尔说,这两个叠加的方法为未来的扩展将变得越来越重要。虽然英特尔已经创建了一个低成本的选择一个插入器,这是该公司最强大的声明涉及堆死的方向。

“2.5 d和3 d集成不是一个替代摩尔定律”波尔说。“这不是关于降低成本。成本将会增加,这也是为什么它不是主流。”

他指出,3 d更适合低功率由于热因素和动力输送网络,而2.5 d将更加面向高性能。

但这到底意味着什么功能的分区?它将如何影响工具和方法?未来的芯片设计,这是什么意思?这些问题的答案,和很多人一样,在这一点上远未明朗。

董事会与芯片
半导体行业工作至少一些更明显的问题。内存例如,已成为里面的中心之一SoC。然而有很多功能,需要利用内存,造就了许多问题在设计谱,从信号完整性的IP块布局总体性能和权力。

移动至少一些内存芯片外似乎像异端在几个流程节点前设计方法。不了。这个想法是获得很多的关注这些天,作为设计团队找出什么类型的内存用于什么功能,把它放在哪里,有多快可以访问它,这将需要多少能量。

“如果你分区的系统,你需要考虑你是否想要DDR3在黑板上或无论你想吸到包,”戴夫·恩斯说,系统设计部门的业务发展经理导师图形。足够“这可能听起来很明显,但是如果你把包大可以有热的问题。所以你做高度加速生命周期测试,你知道会发生什么。你热模型和电气性能。和你做这一切在花钱之前建立一个原型。你可以想出四个或五个不同版本的电源芯片,在船上或Vcc净。”

与多个电压岛屿和其他一些技术,以及更快的连通性等宽I / 0 2,有可能时间函数,所以他们利用各种记忆以有序的方式不管他们所在的地方。随着越来越多的功能和电压岛屿被添加到这些设计,不过,它变得更加难以设计,验证,实现定时关闭。“我们过去有一个权力和地面。现在我们有更多的层配电的水平,”恩斯说。

混合内存数据集是一个尝试解决这个问题,在多个DRAM芯片堆叠在一个逻辑芯片和内部连接在矽通过(tsv)。它可以包含在一个ASIC,内包,或者它可以连接外部使用插入器或其他高速互连,以提高吞吐量和减少RC延迟。高带宽的记忆也已经开发了2.5 d包作为一种替代方法。

内存是否坐落在一个板,在一个包中,甚至在同一芯片取决于需要为一个特定的设计,包括外形、成本约束和性能需求。但需要注意的是,这些新的先进的内存架构设计,可以独立于SoC,而不是集成到一块硅以允许更细粒度的功能和组件的分区。

在许多方面,2.5 d PCB-type方法在一个包,但组件之间的连接速度和距离shorter-sometimes跨一个死比距离更短。“这看起来很像董事会层面的设计,但是你需要系统级设计方法使它工作,”Mike Gianfagna说,负责营销的副总裁eSilicon。

高级主管,情绪得到Vasan Karighattam SoC架构和工程西南偏南约Open-Silicon:“系统级的应用程序需要你思考在你走之前到ASIC水平。”

模拟与数字
仍然在芯片上需要什么功能分区以多种方式,。

在设计方面尤其令人担忧的是扩展模拟的困难。而模拟电路设计团队能够规模远远超出大多数专家预测,它是时代的越来越强硬的多模式和萎缩的特征尺寸低于28 nm。

在数字方面,没有容易,尤其是从28 nm 16/14nm迁移finFETs使用双模式。仅仅有如此多的数据需要处理大量的电子相互作用,物理布局,需要测量设备,生产和测试这些复杂的soc实现足够的产量是一个噩梦。即使英特尔,这个行业从一个节点移动到下一个标兵,已经延迟了14 nm出门。

”有很多的挑战在finFETs的启动,”约翰·Kibarian说,总裁兼首席执行官PDF的解决方案。“最大的挑战是能够结合很多类型的信息和应用物理学。这是故障检测数据+产品产量+测试数据”。

至少在数字设计有严格的设计规则来限制形状,和工具可以管理和占布局违规行为和过程的可变性一旦理解不够好。这是一个完全不同的故事与模拟电路,没有得益于萎缩。

“戏剧性增加噪音,过程变异和互连寄生意味着你战斗的过程,使设计过程更加复杂和困难没有真正得到实实在在的利益,”一位专家表示。“在大多数情况下,大数字的理由去最小的特征尺寸,所以我们看到所做的模拟这些节点通常是IP块(锁相环、I / O接口等)要集成到大型数字部分。如果流程节点的选择是由模拟功能,我们认为大多数公司选择模拟专业流程从铸造厂X-Fab,塔/爵士乐、东部和其他在130、180甚至350海里。”

在最先进的节点,这变得更糟,氧化物和电线更薄和噪音甚至更高。

“我们确实看到14 nm finFET与模拟和混合信号电路设计有问题,“查尔斯Janac说,总裁兼首席执行官Arteris。“模拟功能太难以缩小。我们仍然看到许多14 nm设计,和人们计划10纳米,但这些都是等其他功能的处理器,gpu和需求方。传感器、音频和调制解调器的规模变得更加困难。你可能会得到一些模拟功能,但它将是更加划算的做一个2.5 d和3 d包分离模拟和射频,将内存和数字电路芯片。”

还有待观察多么市场发展最先进的节点。在130纳米工艺技术的前沿,大型模拟供应商预计年底混合信号集成,而是将单独的芯片模拟计算机和数字计算机两种。虽然模拟自动化工具仍然滞后数字电路的工具,和许多模拟设计师抵制使用EDA任何在他们的世界里,模拟设计过程变得更加自动化和集成仍在继续。但是它可以扩展多远超过28 nm为一个合理的投资回报在时间和人力是未知的。

“我们很可能看到分区选择基于过程的选择,”德鲁Wingard说,首席技术官超音速。“当我们开始建造soc我们被迫大师技能之前我们没有掌握,比如无线。现在,传感器是在一个单独的死亡。但是你可以考虑2.5 d和3 d包在一起的。”

Wingard指出这将是重要的为了未来设计的灵活性,同时,与各种类型的记忆,数字电路、混合信号电路,传感器被组合成一个单一的设备。而不是试图集成模拟功能设计可能会改变,这可能是便宜得多的长期分别建立这一切,然后连接在一起。

“我们都希望物联网是巨大的,但我们还不知道凶手特性,”他说。“我们知道终端设备将电池形状敏感,但你仍然需要决定你要收集的外围设备的支持。不仅仅是添加的卡片。所以就必须看更多system-in-package方法。你可以决定你想要交流的更落后于节点。”

电源、信号完整性、路由
功能是如何分区也影响各种各样的其他部分提到的设计工作的设计团队设计。

“很简单看射频设计和说一个螺旋电感是占用了大量的房地产,应该搬到包,”布拉德·格里芬说,产品营销总监Sigrity产品线节奏。“我们可以模拟,即使数据库跨越从芯片到包中。但还有另一个方面有不同类型的包中的数据。你可以娶在一起在一个较高的水平,但到目前为止,没有人能将他们凝聚在一起的完整系统的验证,你处理信号完整性和电源完整性。”

这反映在设计团队的专业知识,。唯一的方法,已被证明成功的设计和验证复杂的soc一直在采用“分而治之”的方法,这是反映在IP块,今天子系统和EDA工具可用。这些工具如何应用到一个堆死或复杂的包分区更复杂的世界里,和在某些情况下,用户和电力依赖,需要更多的跨领域的集成方法,过去从来没有被集成。,它需要更多的跨领域的知识在不同群体之间的设计流程。

“挑战是有很多不同的方式连接在一起,一切有更多的数据交换,”罗恩·洛曼说,物联网战略营销经理Synopsys对此。“总有互操作性的目标,但也有不同的方式去做。为设备的客户,主要是无线。对于这套,这很大程度上是蓝牙低能量。”

在市场上也有足够的生产,直到事情得到解决,芯片制造商将试图重用任何可能,除非他们确信把自己的投资。

“每次有更多创新,你将会看到更多的回滚,”Open-Silicon的Karighattam说。“小公司肯定是创新和增加功能,和你看到更多增长等领域的视觉流程和可以实现的,但这需要时间。”

直到事情终于解决,分区将继续在几乎常数通量随着公司找出移动,从头开始开发,如何重用,以及如何最有效的新的和现有的目标市场。不确定性和未知的需要日益复杂的反应,工具和方法必须调整。