电源完整性分析可以识别高级节点设计中的关键问题。
作者:Joel Mercier和Karen Chow
随着技术和代工工艺节点的不断进步，集成电路(ic)的设计和验证变得越来越困难。在5nm及以下节点，随着行业从鳍级场效应晶体管(finFET)转向栅级全能场效应晶体管(GAAFET)技术，挑战变得更加明显。当我们继续缩小到一些晶体管特征只有几个原子大小时，在分子和量子水平上会出现许多问题。其中两个问题是电迁移(EM)和电压降(IR)。幸运的是，这些问题可以通过电源完整性分析来发现和解决。
电磁是电流流过金属原子而引起的运动。电子以一定的速度在金属中流动，使它们有一定的动量。当这些电子与互连中的金属原子碰撞时，它们可以将部分动量转移到原子上，导致原子移动。随着时间的推移，这些金属原子的运动在金属互连中产生了空洞和小山丘，如图1所示。空隙可以变宽和加深，直到它们在互连中形成一个开路，而小丘可以长得足够高，连接到其他互连电线，从而产生短路。
图1:电迁移可以通过山丘的形成在两个互连点之间造成短路，或者通过在互连点上产生空隙造成开路。
电磁风险与互连的电流密度直接相关。电流密度越高，电磁影响设计的可能性越大。预测电磁故障的主要技术之一是通过设计模拟电流，然后分析结果，找出电流密度超出设计极限的位置。
ic中电磁故障的主要原因之一是过孔。因为过孔是传导路径中的一个收缩点，它们自然具有增加的电流密度，就像当你用拇指部分阻塞开口时，花园软管中的水会增加力量一样。影响电磁发生的其他因素是电线材料、电线温度和电线尺寸。
由James Black开发的Black方程，提供了一种模拟由EM[1]导致集成电路故障的平均时间的方法。根据Black方程(图2)，影响电磁的因素是:导线材料、导线温度、导线尺寸和电流。工程师可以根据器件的预期用途和应用，使用布莱克方程更有效地设计ic。
图2:布莱克方程及其包含的所有变量的描述。
由欧姆定律[2]可知，电压(V) =电流(I) *电阻(R)。当电流流过电阻时，它会产生电压降(IR drop)。
芯片工作需要电力。随着器件尺寸的扩大，晶体管和导线变得越来越小，但芯片尺寸相对保持不变。这种二分法意味着电线变得更窄，但保持相同的长度，这增加了这些电线的寄生电阻。由于这个电阻，从电源引脚到必须使用它的电池输入的路径上的电压在这条路径上下降(下降)(图3)。例如，将28nm的芯片设计移动到7nm会导致大约10倍的线电阻增加。当我们移动到更小的节点时，这种阻力继续呈指数级增大。
图3:在电源引脚和电池之间的互连中分布的寄生电阻降低了原始电源电压。电池接收的电压是电源电压减去导线中的IR降。
在设计中有两种类型的IR drop，静态和动态。静态红外降是由于导线中的寄生电阻，当有恒定电流拉拔时发生的电压降。动态IR降是由晶体管的高开关活性引起的电压降。许多晶体管同时开关会导致芯片上的高电流位置。特别是在高级节点[3]上，随着功耗和芯片频率的增加，动态红外衰减越来越严重。
EM和IR下降在ic中一直存在。然而，随着当今先进工艺节点设计的器件扩展，它们已经成为IC可靠性的严重威胁。随着晶体管的不断缩小，互连和其他组件也必须缩小。减小互连的尺寸会增加电阻和电流密度，使互连更容易受到EM和更高的IR降的影响。
随着电压的下降，晶体管的工作速度变慢，这可能会导致计时违规。这些违规会降低最终芯片的性能。如果在芯片制造之前没有发现并解决时间违规问题，那么芯片可能无法满足其设计规范，这可能导致芯片不得不以较低的价格出售，用于要求不高的用途，从而降低利润。更糟糕的是，违反计时规则可能会导致芯片的功能故障，这可能导致大量芯片甚至无法进入市场。这两种结果对芯片制造商来说都是非常昂贵的，使得红外滴分析成为制造前IC验证流程中的重要步骤。
缩小晶体管的另一个问题是自热。自热是指由于高电流密度和散热不良而导致设备中热量的增加。这在绝缘体上硅(SOI) FINFET和GAAFET技术中尤其明显(图4)。由于它们的三维几何形状和厚厚的埋在地下的氧化层不太导热，这些形状因素具有有限的路径来允许热量逃离器件。因此，器件中的大部分内部热量被转移到金属连接处，从而加速了电磁。
图4:SOI finFET和GAAFET器件包含有损于散热的埋藏氧化层。
在使用时，一个7nm的finFET平均会从环境中加热12K，而一个5nm的GAAFET会加热17K。在SOI finFET技术中，这些升温速率将em诱导的互连故障时间缩短了38%，在GAAFET技术[5]中缩短了45%。
功率完整性分析将仿真结果和提取的设计寄生值作为输入，可以识别电磁和红外跌落违规。然后根据所需的电流额定值对设计进行分析，以确定设计中可能易受EM、IR下降和其他电效应影响的地方。
当在设计中发现EM和IR掉落违规时，设计师可以采取一些行动来解决这些违规问题。由于这两种类型的违例都受到电线中高电阻的影响，大多数减少其影响的技术(不改变制造工艺)都集中在降低电阻上，这将降低电线中的电流密度。
一种方法是增加有违规的导线的宽度。增加导线的截面积可以减小电阻。但是，这种解决方案通常与设计伸缩性不一致，特别是在高级节点上。
另一种常见的技术是在金属层之间的过渡期间增加通孔的数量。过孔是一个收缩点，因为周围的金属比过孔的宽度更大，增加了过孔中的电阻和电流密度。如果我们增加有大量电流的通孔的数量，就会有更多的电流流过的路径，降低整体电流密度。
降低导线电阻的其他方法是降低金属的电阻率或缩短金属的长度。铜互连可以承受大约5倍于铝的电流密度，具有更低的电阻率和更高的EM电阻。设计师还可以利用Blech长度来限制EM的影响，Blech长度决定了线路长度和电流密度之间的一定比例，在那里不会发生EM。Blech长度通常在10到100微米之间。
随着工艺技术和晶体管的缩小，互连和其他特性也必须相应缩小。随着器件尺寸的增大，电阻和电流密度的增加带来了可靠性问题，特别是EM和IR下降。随着向7nm和5nm SOI finfet和gaafet的过渡，这些效应的影响已经加速。EM会导致互连变形，并在IC中产生短路或开路，而IR下降会导致IC低于设计规格，甚至失败，如果IC的某些部分的导线中有太多的电阻。
使用功率完整性分析可以识别、分析和减轻EM和IR下降效应。通过将寄生网表和电路仿真作为输入，电源完整性分析工具可以评估IC布局并精确定位包含EM/IR问题的布局区域。有了这些信息，设计人员可以进行布局修改，以减少或消除制造芯片中的EM和IR下降效应。
更详细的讨论可以在技术论文中找到，分析IC设计布局中的EM/IR，以确保可靠性和性能．
参考文献
Karen Chow是西门子数字工业软件Calibre设计解决方案组的首席产品工程师，专注于推动模拟和射频设计流程中的寄生提取开发。在加入西门子之前，Chow曾在电信和EDA行业工作，设计模拟ic并支持EDA工具开发。她获得卡尔加里大学电气工程学士学位，玛丽赫斯特大学工商管理硕士学位。
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