芯片设计人员几十年来一直在集成硬ip和软ip，有些很容易集成，有些则困难得多。但是eFPGA呢?在知识产权领域，这是一个相对较新的知识产权，根据Gartner的数据，到2023年，eFPGA半导体的市场份额预计将接近100亿美元，复合年增长率超过50%。因此，这就为设计师和后端工程师提出了一个问题，他们第一次考虑使用eFPGA IP:它的集成有多容易?我如何测试它?
在Flex Logix，这是我们最关心的问题，有两个原因:首先，我们希望我们的客户有一个积极的体验(重复业务对于一个强大的IP业务是至关重要的——我们在多个客户中看到了这一点)。其次，我们设想在未来几年eFPGA将像嵌入式cpu一样无处不在，需要开发易于集成的IP，以有效地支持许多具有各种eFPGA资源需求的客户。我们的首席执行官Geoff Tate (Rambus的创始首席执行官)在围绕各种流程的硬IP授权建立成功公司的过程中解决了许多此类问题，这也对我们有所帮助。
特别是，下面是我们使用EFLX所做的一些产品架构选择，以方便我们的客户进行集成。
- 金属栈:大多数复杂的硬ip通常支持一个或两个特定进程的金属栈。我们的XFLX专利互连的好处之一是，它允许我们使用更少的金属层，并能够兼容更多铸造厂提供的金属堆栈。我们的客户可以更自由地选择金属堆栈，这将为他们的芯片提供更广泛的ip选择。
- IR降:在最坏的情况下，我们在SS/TT/FF和-40至125C和铸造工艺指定的电压以及EMIR下运行IP定时关闭。这意味着后端设计团队不必担心IR下降(和性能影响)。通过这种方式，我们可以保证在硅中设计的时间与编译器预测的时间相差不超过几个百分比。
- 定时关闭: EFLX eFPGA的输入和输出是flop，这允许SoC和eFPGA织物之间的时间隔离。客户使用提供的.lib来关闭SoC计时，就像任何其他硬IP一样。也可以支持未注册的输入，但设计师需要将输入计时延迟作为计时关闭工作的一部分。
- 模拟:门级仿真模型和测试台是标准交付物，可与常用的模拟器如VCS、xcellum、Questa/ModelSim等一起使用。Verilog模型也可以由我们的编译器生成，也可以用于仿真。所提供的模型支持模拟编程EFLX eFPGA，或者为了更快的模拟，模型可以预加载设计配置位。仿真模型也可用于Veloce和Palladium。
- DFT测试连接EFLX DFT端口到SoC扫描链的包装器支持快速、并行加载测试向量和并行测试EFLX eFPGA瓷砖。当加载DFT向量时，DFT覆盖率为97+%的卡滞故障，加上~2%的功能测试覆盖率，有效测试覆盖率为~99%。
- 加载位流:我们提供了一个包装器，将我们的可配置编程端口连接到内部总线，如AXI, AHB, JTAG和QSPI，以便于将编程端口连接到任何可用的片上总线。
- 动态Re-programmability: EFLX eFPGA可以在不断电和重新启动芯片的情况下重新编程，通过将eFPGA置于复位模式并加载新的比特流。配置单个EFLX核心的范围从482 us到1.64 ms，但可以提高到<17 us，以实现非常快速的动态可重构需求，这可以在我们的InferX X1推断协处理器上得到演示。
以上都是我们IP的优点和优点。但真正重要的是，积分容易吗?为了回答这个问题，我引用了我们最快的客户记录，这是从IP交付到finFET过程的两个半月时间。(而且，如果你想知道，硅第一次是有效的。)这很容易整合!
安迪Jaros
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Andy Jaros是Flex Logix的销售和营销副总裁。
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