通过变分试验研究了LER对金属线电阻的影响。
在高级节点[1]上，BEOL金属线RC延迟已成为限制芯片性能的主要因素。较小的金属线间距需要更窄的线CD和线与线之间的间距，这就引入了更高的金属线电阻和线与线之间的电容。图1演示了这一点，其中显示了不同BEOL金属之间的线电阻与线CD的模拟。即使没有线边缘粗糙度(LER)，该图显示，随着线宽缩小[2]，电阻也会呈指数级增加。为了缓解这一问题，需要在较小的节点上进行金属线CD优化和仔细的金属材料选择。
线边缘粗糙度也是决定电子表面散射和后续线电阻率的重要因素。图1(b)显示了典型的5nm BEOL M2线的扫描电子显微镜图像，可见LER[3]。利用虚拟过程建模，我们最近通过改变RMS振幅、相关长度、使用的材料和金属线CD，研究了LER对线阻的影响。
图1:(a)线路电阻vs行CD， (b) 5nm M2的SEM俯视图(由TechInsights提供)。
在晶圆厂中，通过改变生产线cd和金属来进行LER变化实验是困难、昂贵和耗时的。在硅晶圆上，由于光刻和蚀刻工艺的可变性和限制，LER的控制也很困难。在这种情况下，虚拟制造可能是一种更直接和有效的方法，可以“虚拟”生成实际LER金属线结构的副本，并通过一系列变量[4]计算电阻率。
图2(a)显示了使用虚拟流程建模平台(SEMulator3D)模拟LER的布局设计。图2(b)和图2(c)从俯视图和横断面视图显示了所得到的虚拟制造结构及其模拟LER。通过设置特定的RMS振幅(噪声振幅)和相关长度(噪声频率)值，可以在虚拟制造的光刻步骤中直接修改LER。图2(d)显示了不同LER条件下的简单分割实验。线边缘粗糙度显示为不同金属线cd, RMS振幅和相关长度的函数。这些数据是在SEMulator3D中的虚拟实验设计(DOE)中生成的。为了系统地研究不同cd和材料对直线边缘粗糙度的影响，采用表1所示的分割条件完成实验分割。然后从仿真结果中提取相应的金属线电阻。为了简单起见，在模拟这些结构时没有考虑衬垫材料。
图2:(a)布局设计，(b)生成的典型金属线的俯视图，(c)金属线的横断面视图，(d) RMS和相关长度分割的LER状态。
表1:DOE拆分条件。
使用表1中的分裂条件完成了1000多个虚拟DOE实验，以了解LER对金属线电阻的影响。在这些实验中，我们了解到:
LER控制在高级节点将变得越来越重要，因为LER对较小金属线cd的电阻有很大影响。在工艺模拟分裂实验中，通过改变金属线CDs和金属线材料，研究了LER对金属线电阻的影响。
在EUV光刻过程中，由于大多数EUV工具的高测试成本和低能量密度，CDU和LER可能会出现问题。在这种情况下，可能需要修改光刻技术的发展，以尽量减少LER。这些修改可以进行虚拟测试，以降低开发成本。新的EUV抗蚀剂方法(如Lam Research提出的干抗蚀剂)也可能有助于在较低的EUV曝光能量下降低线边缘粗糙度。
在高级节点，为了降低电子表面散射引起的LER和线路电阻，需要选择合适的金属线材料，优化CD，开发电阻。在未来的节点上可能还需要进一步的LER改进(光刻后)以减少LER诱导的阻力。
如果你想了解更多关于这项研究的信息，请下载我们完整的白皮书在这里．
参考文献
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