一个新维度的集成电路设计复杂性

完整的3 d设计涉及logic-on-logic仍在tire-kicking阶段,但差距在工具已经出现。

这是尤其明显,静态时序分析(STA),用于验证设计的定时性能通过检查所有可能的路径时间违规。STA问题开始出现特别是混合成键的引入,无扰的包装方法,芯片或chiplets面对面或face-to-back相连。

“当你构建一个芯片或chiplet,你关闭时间内,然后一切连接到I / O板通过一个肿块,”约翰说公园,产品管理组定制集成电路和电路板组主任节奏。“如果去上班了一个公共接口像爱尔兰联合银行或HBI,或XSR,会有一个规范,这是一种不同类型。没有真正的时机,使用模型。但当你开始叠加逻辑的逻辑,你不是由一个垫环分开,或者一个I / O缓冲环,你仍然要做flop-to-flop时间因为你没有连接到I / O的中间层缓冲了通用接口总线工作。”

真3 d die-to-die集成,STA标准时间需要签收就像其他的设计。

“两个死连接通过叠加相当于两个平面布置图块连接在一个单片ASIC, STA的经过验证的解决方案,”安东尼Mastroianni说,先进的集成电路包装解决方案架构师和主管西门子EDA。“为2.5 d或高密度扇出,信号完整性分析将高速die-to-die或chiplet-to-chiplet接口的主要机制。较慢的速度控制和DFT die-to-die接口,STA是首选机制。它不能准确模型非常高速时机的信号的速度超过2 Gbps因为STA没有电感模型。相反,详细的RLC提取和香料分析是必要的。”

“死亡堆积时,您需要执行系统的静态时序分析之间的关键信号,以确保满足时间死去,”肯尼斯·拉森说,产品营销总监融合d-ic编译器在编译器和3Synopsys对此。”我们正在构建的一些连接,有一些新的阻力模型——例如,通过——你想考虑时机用途。”

这是EDA工具的新领域。与2.5 d和扇出在die-to-die,当前最先进的高性能接口主要是限于HBM记忆,定时接口是非常宽松的控制信号,今天,大多数客户不使用STA,先进的IC封装技术专家Kevin Rinebold说西门子EDA。

到目前为止,没有多少logic-on-logic应用程序,利用无扰包装是有限的。但随着受益功能收缩减少与每一个新的流程节点,芯片制造商正在寻找替代品来提高性能和降低功率。对于许多应用程序,2.5 d和扇出将绰绰有余。除此之外,需要3 d-ic架构和测试已经在进行中了。

“有很多chiplet-based栈,但这是一个不同的动物,“说公园。“这是使用一个被动的互连结构,它的工作原理的共同的接口。地址,规格做被动的时机,这意味着信号长度必须匹配。但是现在,在这个包装或董事会层面的应用程序中,你只是使用一个被动的互连。这意味着连接两个设备的跟踪可以延长满足时间规则,但你不能像在芯片上插入一个缓冲区。如果我设计一个芯片,我必须找出时间问题,我可以找到设备层,然后找到一个更强的缓冲或延迟时间见面,因为你有活跃的线前端处理所有的设备层。”

推出的一个商业chiplet生态系统只会加剧STA需要处理非常高速die-to-die接口。

“最常见的3 d集成芯片世界的今天是你真的和你现在集成在Z方向,“Rinebold说。“今天最常见的应用程序内存大芯片,太远了,直接把它上面的处理逻辑芯片在第三维度”。

这是今天做的SRAM, L1, L2和L3缓存。但公园预计logic-on-logic类型的设计在未来。”这就是能够关闭时间在所有这些不同的角落,和时间足够强大的引擎,将是非常重要的。”

时间是如何影响的,需要的是什么
当死亡堆积,很多问题可以潜入生产流程。

说:“芯片不工作完美的公园。“总方差的过程、温度、等,这样,当你关闭时间,你要看时机的角落过程变化,热或温度变化,和权力变异。当你关闭时间在一个芯片上,很难足以涵盖所有的角落。多个芯片,但一旦你开始添加到堆栈中,时机角落的数量开始成长很快,你不能使用传统的静态定时方法因为角落只是数量的增长太大、太难以解决的问题。”

这适用于数字芯片。“当你设计一个芯片,你必须验证翻转flop-to-flip失败时间、和register-to-register时机。你有能力处理设备加强缓冲层,添加放缓信号,操纵信号没有缩短或延长。时间现在不仅仅是水平。当你去这些3 d栈,你从底部定时flop-to-flop逻辑宏,就像你会做macro-to-macro时机2 d芯片上。你做macro-to-macro时机现在在Z方向。”

这个指数的时间角落是添加的结果死了,死后添加的越多,STA越复杂。这是更具挑战性的异构设计开发各种组件在不同的流程节点。每一个模具有不同的过程,电压和温度变化。如果两个死,这个数字翻倍。所有这些额外的死,角落的数量变得难以管理。

图1:包装进化向完整的3 d集成。来源:节奏

包装需要时间的类型(上面的图1,右)被称为宏观叠加。“混合债券,但两个活动模相互堆叠上与其他类型的包装,“公园解释道。“有芯片或chiplets工作作为PCIe这样的通信接口,爱尔兰联合银行,或者其他人,这是一个PCB风格的时机,你周围的金属线摆动增加长度,因为没有活动设备,可以插入到路径加速或者减速的信号。无扰集成,没有缓冲,I / O连接在垂直方向上,而不是水平。”

在这个3 d集成场景中,一个重要的区别是,插入器和3 d芯片栈仍然依附于BGA和LGA包,然后安装在印刷电路板上。这些插入器使用一个集成电路设计工具,设计,需要STA和传统集成电路方法应用。但当它叶子的世界3 d集成和进入包装,然后STA不再需要。

另一个问题是,爆炸的角落是问题是放大当你混合不同的供应商,说Synopsys对此拉森。“你不仅需要分析的时机,但热,和EMI。所有的分析是必需的,尤其是对于3 d。”

公园的同意。“热成为一个大问题当你去这个垂直堆叠的多个非死。记忆不会产生大量的热量,这就是为什么内存和CMOS图像传感器和3 d带头。但是现在,每个人都想去这个世界的3 d电影,从SRAM堆积在逻辑,但最终logic-on-logic。和热是铸造厂的头号问题,和任何人这样做下一代实验3 d集成。人们想要做路由资源共享,在那里我可以有很多的tsv但不是很多路由。尽管我连接两个设备,我可能和使用路由资源的一个芯片。在真正的3 d集成,你还设计一个芯片,但现在就像三维国际象棋。你设计一个芯片,用于只有一个平面结构。但是现在你可以开始建立一个摩天大楼,和通过它。”

这需要额外的分析。西门子EDA Mastroianni指出,重要的是要记住,STA基于RC分析和不占电感。“以非常高的速度和足够长的时间痕迹明显的电感,STA将是一个糟糕的选择,因为它不再是准确的。此外,STA使用lib模型模型基于加载时间和输入数据率。等非常高速接口并行转换器、HBM等等,STA的lib模型不够准确。相反,您需要香料或宜必思(I / O缓冲区信息规范)模型。”

结论
今天的STA工具占3 d与更新算法,智能地减少角落但保持准确性,支持多个死亡。在一些商业工具,多个模具之间的交叉依赖提取模型来捕捉潜在影响,然后静态时间运行在这些模型。

有一些新的效应需要提取和混合粘结和堆死的推出,并考虑到变化的速度毫不奇怪,差距已经出现。工具总是追赶新挑战,技术变化的大小和速度增加了新的解决方案的紧迫性。反过来,这将推动下一轮的EDA工具的创新,并使整个post-Moore定律扩展的新时代。

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