最终的左移位

平面布置图正在变得更加困难由于factors-increased动力输送网络的复杂性、延长的时钟树,日益严重的沟通,和更大的连通性SoC年代加上高度受限路由资源。

平面布置图的目标是确定最优位置的块死。但连接块变得困难,进而可以使设计关闭更加困难。

避免意外的后端,平面布置图必须尽早并且经常以迭代的方式在整个开发流程。问题发现在游戏后期更昂贵和困难的正确。

设计技术,如权力控制减少静态功耗,减少动态功耗和时钟门控,被证明是特别麻烦的,因为他们已经改变了的问题最小化时间关键路径通过设计一个不太明显的块需要被放置接近他人。

“平面布置图是SoC设计的挑战和机遇,影响其余的设计流程,“Arvind Narayanan说,产品营销师导师图形。“这范围从块实现芯片组装和顶级关闭。特别重要的分层平面布置图快速解决宏观和I / O板位置,准确地估计时间,力量和区域,创建顶级电网,并有效的分区设计。”

在设计的开始,信息可能是粗略的。“设计师正试图使计算的猜测和决定之类的位置和方向大宏,“Vinay Patwardhan说,产品管理总监、数字和验收小组节奏。“定时关闭任何设计的优先级最高,大多数的预先决定的位置相关的宏,围绕目标频率。”

平面布置图中扮演了一个非常不同的肤色,当线延迟主导设计时间。“从芯片架构师的角度来看,平面布置图上亲密意味着更低的延迟,”说,首席技术官超音速。“距离意味着更高的延迟。架构师仔细识别最对延迟敏感的路径在芯片的集成级别。与后端团队合作让那些延迟敏感的路径走得更近。旧风格的设计真的没有信息捕获在一个简单的方法和倾向于创建设计,使它看起来好像所有的路径都是latency-critical。这意味着有一群设计没有关闭,和后端团队必须插入以试着修复它。但是他们不知道他们在哪里允许这样做。”

这些问题可以在更高级的节点变得更糟。“在先进的路由节点已变得更加复杂,“Patwardhan说。“这包括双模式和切割金属的规则。正因为如此,平面布置图中精确的跟踪任务和金属层的选择越来越重要。”

早期和快速
平面布置图开始早期估计的数字和一定程度的利润。“准确的估计时间、力量和区域尽快平面布置图的目标/原型阶段,“Narayanan说。“时机分析不需要签字准确,但它应该包含尽可能多的角情况下是可行的,和占制造业变化。”

多大的利润应该还不清楚,不过。“边缘定义依赖于很多因素与性能和时间表,“Patwardhan解释道。“高端产品推动频率信封可能必须非常紧密的利润率,而另一个设计可能有一个排得紧紧的时间表要求最低可能的工程变更订单(ECOs)和一个足够好的模具尺寸。他们可能想添加更多利润的设计。”

时间预算发挥作用而定义的利润率。“平面布置图的阶段,真正的内部设计的缺失,因此设计师和工具使非常悲观的假设,“继续Patwardhan。“一些保持利润率高达15%至20%,为ECOs预算足够的时间。”

但这些利润必须尽快缩小。“尽管有一些优势在设计时从RTL综合地点和路线,设计师想要避免代价高昂的生态迭代,“Narayanan说。“自QoR改进机会减少他们通过设计流程,大多数的关键架构决策在设计周期的早期。能力分析时间和拥堵和执行设计太空探索已经成为必要的RTL综合阶段。”

有压力的利润率降低。“在过去的几年中,EDA工具一直被用来减少带来的悲观情绪过度设计,“Patwardhan说。“当技术搬到20 nm和下面的物理设计约束变得更加苛刻。工具试图模型和模拟大量的“下游”活动的早期部分物理设计流程。统一全球路由器,统一推迟计算器,semi-partial抽象模型和ilm(接口逻辑模型)成为一个完整的有效建模的规范网络列表在流的早期阶段。”

电力问题
但并不是所有的平面布置图决定会议时间。权力是添加不同的约束。“我们也遇到这样的情况,一个IP块是完全没问题的,但失败的芯片级,因为供应清洁的问题,”安德鲁·科尔说,业务发展副总裁硅的作品。“这是几年前流行但已成为罕见与增加客户教育。”

的首席执行官Teklatech解释了一些需要做的权衡:“权力而言,细的粒度功率控制需要实现权力的目标。用细的粒度是需要更快的动力循环时间(开/关周期)。这影响权力的完整性,因为充电电源地区必须记住在尖峰电流。开瓶越少,越少在尖峰电流。减少开瓶意味着动态压降问题必须固定在物理领域,但使用工具,优化底层电路的动态功率的行为。”

这意味着典型的权力配置文件必须已知的早期,。“如果有模块开关比别人更多,他们可以发现早期,和周围的光环可以放置,避免标准电池被放置在同一地区(可能使用更多的权力),“Patwardhan说。”也,这些高开关宏通常放置接近电源减少权力和红外效果。”

解决这些问题的一些以后可以是昂贵的。“如果有执行ECOs红外或下降电迁移(EM)违反修复时间关闭后,就变得非常棘手的重新设计,”Patwardhan补充道。“所以一些努力花在平面布置图阶段做早期IR / EM估计为了得到最佳的电网设计和平衡力量和路由的踪迹。”

孵蛋的问题
时间和权力问题也是相互关联的。“最好的方法来减少时钟路径延迟和防止抖动与地板计划,”科尔说。“如果可能的话,避免关键时钟经过的地方有很多供应噪音。你可以通过把时钟源(LVDS输入或锁相环)旁边时钟驱动电路。只是不要让时钟路径是足够长的时间来接吵。”

时钟要消耗大量的能量,和占用大量的路由空间。“一个人使用简化布局的技术是采用全局异步的概念,在本地同步设计,“Wingard说。”,设置区域的芯片,即使操作在同一频率,被看作是异步或mesochronous(相同频率但不控制阶段)。然后你不需要线路时钟低斜穿过整个表面的死亡。否则你必须去一个网格时钟或h树时钟使电力和能源相关的时钟网络和布线资源通过屋顶拍摄。”

设计使用一个片上通信网络通常喜欢这种设计。“如果你可以有多个岛屿的时钟约束之间的界限,然后你可以得到更大的灵活性在平面图和定时关闭,“Wingard补充道。“时钟歪斜的预算会减少。”

减少平面布置图问题
节奏的Patwardhan提出了设计师可以做的事情列表减少问题:

• 依靠几个平面布置图迭代试错技术之前想出理想的平面布置图。在平面布置图,包括早期晚期流动行为建模阶段。为了避免意外定时关闭期间,设计师应该使用ilm或flex模型,它可以显著降低的大小设计和执行快速迭代平面布置图和相对准确的时机模型。
• 模型在平面布置图阶段缓冲延迟长航线估计块和互联的时间预算。
• 模拟时钟树综合利用试验技术和使用net-delay看到时钟的影响路由模型。
• 的最优估计,避免电网过多的力量,设计团队也可以做电源和红外建模使用全动态红外分析电网与电网抽象视图宏和记忆。
• 一旦宏放置,标准电池的最佳位置,设计师可以使用栅栏,晕,地区和部分或全部路由堵塞指导下游地点和路线流动。宏的占领一个大区域设计为缓冲区定义局部堵塞或软堵塞为了帮助添加定时关闭。

护理和特殊考虑也必须集成模拟块时。这些可以从数字电路对噪声高度敏感,往往需要干净的电力供应。

工具改善,更多的早期评估工具上网从而能够降低利润率,但总需要一些更准确的信息可用时调整的余地。不幸的是,为半导体行业表的一部分股权。

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