10nm和7nm的优化挑战

优化曾经是针对区域权衡的简单计时，但现在不是了。当我们进入每一个新节点时，权衡变得更加复杂，涉及到过去孤立处理的设计的其他方面。

半导体工程公司坐下来讨论这些问题与Krishna Balachandran，低功耗产品的产品管理总监节奏；， CEOTeklatech；Aveek Sarkar，公司产品工程和支持副总裁有限元分析软件；和Sarvesh Bhardwaj, ICD优化组架构师导师图形．以下是对话节选。第二部分是在这里．

SE: 10nm和7nm的优化面临哪些新的挑战?

Balachandran:在流程的不同级别存在挑战。首先，10nm需要全面的审视权力时间，面积，还有变化。你还必须注意热量。你必须看到所有这些向量，并能够提出正确的架构和微观架构，可以通过设计流程。当你顺着水流走下去的时候，就必须跟着走。合成必须足够聪明，能够理解时间效应，变化效应，并能够选择合适的门，以满足时间和功率。地点和路线是非常关键的一步，电力会受到很大的影响，而且还有一些特殊的地方电迁移(EM)规则。规则在较低的几何图形中爆炸了，特别是与finFETs，与较大的节点相比。在这些规则中，还有更多需要遵守的地方，其中一个例子就是新兴市场，以及你能做些什么。信号完整性问题对地点和路线的要求更高。刚果民主共和国/金沙集团是影响。在开始时，功率估计是重要的，对于10nm及以下的精度变得更加重要。

Bjerrgaard:不同的是，过去通过缩放免费获得的东西不再免费了。当你想要更好的电源或性能时，你只要转到下一个节点，你可以或多或少地像以前那样做，你就能得到所有的好处。但这些好处不再是免费的了。很多事情都被摆在桌面上，尤其是在权力方面。我们没有很好地利用这些技术。在10nm时，设计确实受到了可路由性的限制，这意味着该节点的面积比它应该或需要的面积要大。这意味着功率上升。整个权力方程式的一部分是，它需要采取全面的方法。你不能分割的设计，权力是事后的想法，你可以在过去。如果你想从经济上理解它，对于10nm和7nm来说尤其如此。 Otherwise you might as well stay at the older nodes and work more intelligently and creatively with those. 7 and 10 are pushing creativity in the industry, especially for EDA and at the design level.

Sarkar:对于10nm和7nm，以及finFET，我们所看到的是，基于边际的方法将不再是可持续的。如果你看看规则，当人们传统上解决时序问题时，你总是说，‘让我们假设所有地方的电压降都是均匀的。对于沿着一条路径运行的所有单元，可能需要200mV的降压。在这种情况下，把握好时机将会非常困难。最终缓冲的数量将远远超过必要的数量。但你不知道是不是到处都是200mV。你这样做是因为你在模拟中没有覆盖范围，你没有信心你所模拟的东西会给你所有的答案。人们已经围绕着他们设计的方式定义了盒子——当他们计算时间，当他们计算功率，当他们计算路由。您为自己定义了规则，而这些规则在这些技术节点中变得过度受限。在16nm工艺中，你可能已经定义了15%的电压降裕度，但在7nm工艺中，这将是非常难以满足的。 So people are asking do we really need to consider 15% or can we relax that by a couple of percent? If you do that, how does it impact all of the other variables in the design? Breaking the silos becomes important, and looking at it in a bigger coverage sense becomes important. Then you have to look at how you do it earlier in the flow. The more it is pushed toward the end, the more challenging it becomes. When we look at EM, we have followed rules—this is the number of mA per micron or similar. That is becoming difficult to follow. So people are now looking at statistical approaches. For the lifetime of the product, how long will it last if you follow this particular temperature profile? There are paradigm changes in the way that we look at doing design, and signoff has to evolve given that the headroom has diminished so much.

Bhardwaj:规则已经爆炸了，特别是在10nm和7nm工艺上，我们看到了由可路由性驱动的设计问题。因为这个，还有三重模式在颜色分配上，有一个需要合并的边距。你在时间安排上考虑的余地越大，你在谈判桌上留下的权力就越大。从本质上讲，我们需要的是一种更好的建模技术来减少悲观情绪。这可能是统计分析。我们需要考虑流程上游的规则，这样您就可以基于某些约束来进行设计和优化。然后再往下有更严格的约束。这使得实现收敛要容易得多。所以你必须花更多的时间在更高的层次上建模，照顾更多的问题，以便使收敛过程更简单。

SE:在泄漏方面，FinFET给行业带来了额外的好处。这是否导致人们开始更加关注动态功率降低?在更小的几何图形中泄漏会发生什么?

Balachandran: FinFET确实有助于泄漏，从我听到的10nm和7nm，泄漏不会提高太多。这更像是一个5nm的问题。这意味着动力仍将是最大的担忧。如果你考虑导线的长度，芯片上有更多的导线。逻辑越来越多内存．有更多的集成，因此你将有更多的电线长度和更多的处理动态功率。这是电池外的功耗。电池本身也有开关电源，但电阻率上升了很多，这导致了10nm和7nm的很多问题。因此，您需要一个查看ROI方程的引擎优化电力．优化功率与时间和面积-你不能先满足时间，然后开始工作功率。这太迟了，从利润的角度来看，你会留下太多的钱。当你在做优化时，你希望定时引擎是节能的。对于所考虑的每一种转换，您只想接受那些从功率角度来看具有成本效益的转换。最后你会得到一个很好的幂数，但可能不符合时间，所以你必须放弃一些东西。这是回收步骤，在此步骤中(也是功耗敏感的)，您可以修复它。这就是工具进化的方式。

Bjerrgaard:其中一个主要问题是筒仓。我们习惯于一次只解决一个挑战来创造设计。有了新的技术节点，我们需要更智能地工作，而做到这一点的方法是全面地看待问题。一切都是相互联系的——没有时间你就不能谈论权力。传统的毯子边距是一个杀手，特别是考虑到路由中有大量的时间。所以路由不仅仅是面积的问题。这也是一个时间问题，这推动了对影响功率的高强度缓冲器的需求。拥有整体利润率的成本和隔离成本正在上升。这促使人们需要避免这种边际交易。当我们克服这些问题时，我们看到了新型优化的潜力。 I don’t have to reduce the IR drop across the whole chip. If I do it right here, then I will get the power benefit because I get the timing benefit.

Sarkar:这就是你所说的所有类型的优化。时间优化在某种程度上是细粒度的。我们开始看到巨大的影响，这是人们传统上没有看到的，通过观察区块之间的交互。如果你有四个不同的知识产权以S为例，每一个都是由不同的设计团队创造的。整个芯片如何交互，每个IP之间如何交互?也许数据流不是以最优的方式发生在一个块上。因此，即使区块按照你的预期工作，也会有大量的电力浪费。您如何在早期的高抽象级别上进行模拟，同时考虑到现实生活中的用例。这就是我们开始看到创建接口的影响的地方模拟这样你就可以在现实生活中处理几秒钟的数据。这可以非常快速地进行用例分析，因此您可以了解在哪里浪费了电量。您可以使用一个大锤子找到它们，然后修复它们，然后您可以深入到更细粒度的级别时钟门控等。它必须变得更加系统地看待不同的抽象级别，并让整体的性能优化来驱动事情。

Bhardwaj:之前我们关闭了计时，然后在事后考虑了功率优化。由于设计规则和可路由性的复杂性，这种情况再也不会发生了。如果你没有在流程的上游做出正确的决定，那么当我们到达后路线时，你就会把自己锁定在一个局部的最小值，在那里你没有很多可用的机会。因此，您必须在放置步骤中考虑功率，查看电线长度，并从仿真中获取数据，确保您的目标是放置中的高功率情况。然后在优化过程中，您可以执行重新映射步骤，这可能会结合单元来删除高切换活动网络或考虑IR下降。然后你进入后路线，此时你的状态比你什么都没考虑的时候要好得多。

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