语言定义不完整或不恰当的语义时,每个人都支付价格数量级大于支出时间。
语义是重要的。他们告诉我们的东西意味着什么。没有你有一大堆语法的语义。更好的语义定义,不太可能是mis-interpreted是因为他们可以更严格的分析。
的语义定义的英语不是很好,这就是为什么它是不可能写出一个规范,每个人都同意它说什么。英语也有一个问题与完整性,这不是明显的没有说什么。你找不到洞在一个规范。
在EDA等行业,你认为语义是非常重要的,。没有定义良好的语义,我们将无法有类型的自动化。但是语义完美吗?甚至没有关闭。我们从我们的错误中学到了什么?不。我们有在EDA技术来构造适当的语言吗?这是有争议的。
连接在大门口水平定义使用原理图。虽然我不是数学家,我相信只要电气约束是支持,一个示意图定义良好的语义。没有歧义。叶模型示意图做依靠,也没有定义,特别是如何在未知值或脉冲的存在。这可能导致不同电路模拟器会说会做什么和将做什么在现实。
EDA行业第一次真正定义一门新语言是RTL。定义的菲尔Moorby和到达Verilog之前经历了几个迭代。Moorby数学家和计算机科学家。第一次迭代的语言小矿脉,这是一个模拟PCB行业的语言。Verilog下降一些语言构建和添加了一个新的,设计过程中的语言更向新兴的半导体行业。
这是一个模拟的关键是语言和语义定义的。这是好逻辑合成出现之前。特定的结构,合成后,导致了不同的仿真结果。解决这个问题的办法是限制使用的语言,使其合成友好。换句话说,问题综合语义必须被隐藏,他们没有造成问题。
硬件描述语言(VHDL)解决这些语义问题,也许是唯一的语言,行业有史以来建造的创建。问题是在解决这些语义问题,它创建了一个臃肿,繁琐的语言,非常缓慢的模拟。除了几口袋,行业拒绝了Verilog硬件描述语言(VHDL)并继续使用。
一旦逻辑合成成为了行业采用和看到来自使用抽象的生产力,狩猎是在为下一个飞跃的抽象。世界各地的学者正试图创造语言和语义,带我们到那时所谓的电子系统级(ESL)。考虑到困难行业之前首先定义语言仿真,和实现第二,他们选择专注于实现。是定义良好的语义并试图汇集硬件和软件。
问题是,几乎所有的软件用C和c++编写的。英语被定义的时候,处理器继续获得更大,更快,所以所有现有软件顺序。C和c++的语义都是来源于一个简单处理器的计算模型。每条指令执行下一个指令之前全额提取。聪明的编译器成功地克服这些局限性的语义和使用管道,导致更快的执行分支预测,和无序的执行。
没有看到一个标准的设计语言从学术界和越来越需要更高的抽象模拟、EDA行业决定,唯一的出路是直接使用C和c++。虚拟样机开始出现,这个行业现在可以co-simulate硬件和软件。它还处理遗留问题。没有任何新的语言编写的软件或抽象出来的学术界。
但是从C到硬件创建了一个巨大的挑战,我们今天继续斗争。C可能是最糟糕的语言,可能用于设计硬件。许多利基领域的行业定义替代语言和计算模型,如CUDA和OpenCL。这些都是由半导体公司开发产品的C或c++程序并不适合。他们已经导致更有效利用底层硬件和为最终用户提供了丰富的编程环境。
我们也知道,C和c++不适合的生成定制的硬件。解决这个问题(挖苦地)创建的EDA行业SystemC——语言,增加了一些硬件的概念,但什么也没解决。多年来,高级合成技术的开发人员认为如何限制SystemC语言的语义定义足够的合成过程是可预测的。但SystemC不是C的子集SystemC synthesizable不是C我们获得基于C的好处。
我仍然认为需要一个定义良好的、抽象的硬件语言。也许语言的起点应该是逆向工程从SystemC synthesizable子集。也许该行业应该再看看合适的巨大身体的工作,构建良好的语言目标并行执行。也许我们应该承认,作为一个产业,我们没有成功被语言架构师。
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专利技术…………使用分层决策流程图作为一个软件语言;需求、硬件设计、软件设计、合成和模拟。专利描述了并行计算机称为Flowpro机、综合直接从分层并行设计流程图clock-less,异步晶体管结构。这些晶体管结构……是下载到FPGA和ASIC,每个执行的速度传播,即管道执行……Flowpro机器由许多小Flowpro机器和每一个…。只有Flowpro机器被激活时消耗功率。
FPGA是一个利基/口袋市场吗?我问这是硬件描述语言(VHDL) 60 + % FPGA市场的世界宽。
是欧洲一个利基/口袋市场?硬件描述语言(VHDL)是相当受欢迎的。
你提到在硬件描述语言(VHDL)膨胀吗?硬件描述语言(vhdl) - 2008固定组件声明。2020年,工具支持终于出现。
OTOH、组件声明使硬件描述语言(VHDL)类似系统的能力Verilog工厂类不需要OO的并发症。这是一个伟大的能力验证,我经常使用。
你回流速度问题,所以我在想,是RTL速度问题或门速度的问题?我的理解是,这是一个门的问题。
When working toward VHDL-2008, I suggested that we adopt the Verilog netlist as the VHDL netlist language. One of the vendors rejected this as their claim is that the speed issue with VHDL gates is a matter of the vendors investing in optimizing Vital and not a fundamental issue with Vital.
如果我们正在开发一个英语语言目标当前FPGA工业和设计师,那么我们应该从硬件描述语言(VHDL)开始。我们已经有了一个良好的用户基础和良好的语义。
设计团队,这是显而易见的,低风险迁移因为如果英语方面没有证明那么至少我们有一个很好的验证模型系统。