支持LP新流程节点

制造过程节点和EDA工具推进,但并不总是使用相同的速度。从工具的角度来看,都有挑战,支持新流程节点的低功耗,同时保持和改善现有流程节点。

设计团队解决这个问题的方法之一是通过利用最先进的软件less-than-bleeding边缘设计。

为此,迈克尔•Buehler-Garcia高级营销主任Calibre导师图形设计解决方案,解释说,该公司的开发工具一般满足尖端的需求过程节点,但该公司发现客户建立节点还需要先进的软件解决方案。

一个例子是先进的电路检查Calibre PERC工具,他说。“这项技术最初是用来制造更精确检查ESD保护和电气过分强调(EOS)先进芯片在电力领域的门数和数量设备超过手工技术的能力和“创可贴”方法使用多种脚本和工具不是用于这一目的。我们看到越来越多口径PERC应用于建立节点处理能力巨大的门数在哪里不是问题,而是越来越多的逻辑设计本身的复杂性。例如,今天许多应用程序使用建立节点也有一个需求更好的功率效率,这是导致设计有许多运作模式,使权力不使用的逻辑。”

这导致大量的电力领域内的芯片,使传统检查防静电和EOS极其复杂。因此,设计师可以使用Calibre PERC的高级功能,即使前缘不需要过程,Buehler-Garcia指出。”同样在交通领域我们看到需要确保在日益复杂的集成电路可靠性高,即使设备不一定是前缘的流程节点。这导致对工具的需求做更复杂的电路检查发现设计缺陷,可能会影响长期的可靠性和生产测试期间通常不会被发现。”

同样在MEMS设计中,导师认为设计师使用先进equation-based刚果民主共和国规定的流程节点。“为什么?因为MEMS弯曲结构,通过应用一个方程的曲线(而不是一个查找表)你可以更快和更准确的物理验证,”他说。

在所有这些情况下,导师发现工程团队价值一个共同的平台来满足不同的需求,因为它最大限度地减少的数量保持流动,并减少学习负担的设计师。

16/14nm好处,挑战
导师不是独自一人在这观察。玛丽安白色,产品营销主任星系在Synopsys对此设计平台,指出与16/14nm finFET过程对今年年底进入生产,性能、电力和密度相比是非常引人注目的28 nm (2 x更好的密度、总功率低30%至50%)。“然而,带来一些挑战,这需要一些新的而不是新(例如将工作在更大、更成熟的节点)的技术。”

她解释说,3 d效果的一个方面多或三栅极晶体管是2 x 3 x比其平面等效电容,和额外的电容整体转化为更多的动态能力。

FinFET晶体管“泄漏是很有吸引力的,但现在这都是关于动态能力。Synopsys对此有大量的动态功率优化技术,可以帮助支付这些影响。许多这样的技术在过去的几年中,新引入的更高级的时钟门控和CTS等节能位置,支持multi-bit寄存器等。好消息是,这些先进技术工作以及建立过程节点。”

但是什么是真正的对大多数(如果不是全部的话)先进过程几何图形是金属球是不一样的在每一层,白色补充道。“他们可以是相同的第一2到3层,但可以去12 x或多个金属层(M10 +)。这意味着RC每个金属层上是不同的,所以这些值,以及通过电阻时需要考虑各种优化步骤(合成、时机、路由缓冲)。这种金属layer-awareness不一定是低功率集中自“层晋升”往往发生关键的网,但它可以帮助整体力量。”

副总裁Aveek Sarkar Ansys-Apache产品工程和支持,表示,过渡到14/16nm受到领先的半导体设计公司在移动和高性能计算空间,但对大多数其他应用程序包括汽车、置顶、消费电子产品、40/28nm仍然是选择的工艺相对成熟和价格点。从EDA的角度来看,使下一代的动力不仅是基于流程节点的解决方案,而且传播的创新主要节点和使他们适用于40/28nm技术节点用户有意义的方式。

“例如,14/16nm电源噪声分析的准确性是至关重要的考虑到较低的电源电压和高功率噪声(或从综合效应降低噪声容限),”他说。“所以包含包模型参数的准确和详细的方式,通常在per-bump层面,必须满足精度要求。但等工作,使一个真正chip-package合作设计流量的好处不仅14/16nm设计团队,但也对40/28nm福利的人工作。他们可以利用简化的使用方法和更高层次的准确性,降低他们的包和返修的成本芯片功率输出,消除过多。”

设计处理能力越来越大,同时保持所需的精度,是EDA供应商必须解决的另一个挑战,Sarkar继续说。“分布式计算等技术被引入使超大型14/16nm设计要有利于他们和那些40/28nm。”

可靠性分析是EDA的另一个具有挑战性的领域解决方案提供商,他说。”在这里,工作使复杂的电磁和静电规则14/16nm立即40/28nm采用者中获益,因为他们可以利用增加的准确性,签字的报道和分析方法。”

控制动态功率
新的低功率流程节点的另一个方面是改善功率泄漏,保持非常接近现有流程节点,根据阿南德•艾耶Calypto产品营销主管。“因此,设计师不打算使用任何泄漏控制新技术。但是动态功率和功率密度增加在这些节点。FinFET技术对动态功耗的严厉限制。因此,EDA应该关注动态功率降低。”

他提出两种动态功率控制方式。首先,消除转换活动,不是帮助的功能设计。工程团队需要执行深度序列分析理解电路的功能和设计提出使条件消除开关活动浪费电力。第二,使用动态电压和频率扩展。这里,设计师需要了解硬件软件交互来理解频率可以扩展,也可以通过探索电力系统级。

系统级低功耗的观点
从系统级来看,最大的挑战是不同的技术效果和如何描述,为高层次的抽象代表他们。”等问题变化引入的制造业变得更为复杂,规模较小的节点和特征是具有挑战性的。同样,能量被泄漏的平衡,动态开关和短路效应显著变化从节点到节点,进而改变所需的方法,”Frank Schirrmeister提供集团产品营销系统的开发套件在节奏。

除了这些可变性和描述精度的挑战,也有不断增长的趋势的亚阈值电压的使用减少了能源消耗,指出Koorosh Nazifi,工程集团低功率和混合信号计划主管节奏。“这一趋势是独立于流程节点又受到为可穿戴设备需求增加。降低操作电压(0.5 v和低于)现在增加挑战目前标准单元库的可伸缩性提供和使用的设计师。并非所有功能规模适当较低电压,低电压和增加变异性可能需要新的技术来更精确地描述和分析时间和功耗,新的电路设计。”

利用接口
接口往往跨越所有市场。事实上,最先进的高速接口出现在低功耗和计算密集型应用程序,因为表现无处不在的和不断增长的需要。

苏尼尔Bhardwaj, Rambus铸造IP营销总监,表示新节点提供新的机会,但要求权力信封。“一个很好的例子是14/16nm过程的引入,使得28 g并行转换器的发展过渡到56 Gbps串行连接下一代底板和数据中心所需的接口,mW / Gbps一样重要指标原始I / O的速度。接口如LPDDR4/3可以成为一个有吸引力的选择传统的非移动应用程序,性能和低功耗优势现在可以实现在一个过程的味道。”

最后,还有业务的角度使用老的流程节点,可以肯定的是。

”相关的不确定性的未来之路晶体管的半导体公司不断回顾他们的投资策略,”马克·贝克说Atrenta产品营销主管。“这些观察未来趋势将在当前或遗留流程优化PPA。机会为这个主流市场是成熟技术,提供生产力改进寻求客户部门。”

它与PPA,他预计设计团队将会强烈关注以下几点:

• RTL设计的质量。RTL通过指标相对于结构检查签收吗?
• 设计约束的质量。可以实现定时意图签收吗?换句话说,设计意图匹配约束定义为实现定时关闭有关吗?
• 质量的优化。的功率预算可以实现吗?力量探索和指导力量减少机会将至关重要。

贝克总结道:“最终,设计团队将更积极在利润的过程,期待更多的效率从设计方法学和EDA技术。这些设计团队需要的能力分析和结果在RTL与这些目标。”