重新建构并行转换器

序列化器/反序列化器(SerDes)电路多年来一直在帮助半导体传输数据，但新的工艺技术正迫使它以意想不到的方式适应和改变。

传统上是作为模拟电路实现的，并行转换器技术已经很难规模化，而低电压、变化和噪声使其更难以产生足够的产量。因此，为了保持相关性，它在建筑上被改造成一个综合体混合信号电路，它越来越依赖数字信号处理来处理半导体和通道中的缺陷。

先进的封装对SerDes提出了新的要求，同时也在涉及异质模具时提供了新的机会。现在，SerDes设计可以与核心设计分离，允许对每种工艺技术进行最优的选择。但先进的包装也对模具之间的通信提出了全新的要求。至于这应该是一个并行还是串行通信通道，甚至电子通信是否有长期的作用，目前还没有定论。

有一件事是不变的，那就是移动数据的动力没有放缓。“我们看到了对高速数据传输的巨大需求，”该公司模拟Fast-SPICE产品线的高级产品经理Greg Curtis说Mentor是西门子旗下的企业．“每天有超过20亿张照片被上传。据我所知，视频流量约占下游总流量的60%，特别是当人们在家工作时。然后你会看到自动驾驶汽车的发展。所有这些数据都必须从应用程序传输到能够处理这些数据的设备。这需要通过SerDes设计的发射器和接收器。该管道正在成为传输所有数据的瓶颈，需要更高的带宽。”

在讨论单片集成和小芯片之间的一些权衡之前，有必要看看SerDes电路中发生的架构变化。“直到几年前，SerDes还相对简单，”该公司负责人兼联合创始人杰夫•加洛韦(Jeff Galloway)表示硅的作品．“它们现在已经发展成为高端、复杂的PAM4系统。PCIe rev 5及以下版本的运行速度最高可达32gb / s，是两级serde，高级进程对这些并没有多大帮助。超过32gb / s，大多数serde都是PAM4。这种区别在架构上产生了很大的不同。”

传统的SerDes如图1所示。“上一代SerDes曾经是模拟的，在那里你有连续时间线性均衡(CTLE)电路，它放大和部分均衡信号，”Priyank Shukla解释说，高速SerDes ip的产品营销经理Synopsys对此．接下来是一个比较器，它可以做出1位决策和一个决策反馈均衡器(DFE)。时钟和数据恢复(CDR)也主要以模拟方式实现。”

图1:SerDes的传统模拟实现。来源:Synopsys对此

问题在于，在最新的节点中，模拟会经历比过去多得多的变量。Mentor公司的柯蒂斯说:“数字设计比模拟设计更容易预测。“设计团队将尽可能地转向数字化，但仍有一些功能无法转化。”

从16nm开始，在速度大于56Gbps时，更可能使用图2所示的架构。

图2:混合信号SerDes框图。来源:Synopsys对此

“SerDes接收器基本上消除了通道损伤，”Synopsys的舒克拉说。“现在大部分工作都可以通过数字方式完成。接收器只有一个模数转换器(ADC)。这可以做出n位决策，并且可以时间交错以实现更高的数据速率。在那之后，你有数字样本，可以使用DSP来进行处理，这与技术相适应。这包括一个前馈均衡器(FFE)。”

这些设计是经过充分验证的。“我们的56G和112G收发器已经转向基于ADC/ dsp的接收均衡策略，”该公司技术营销经理Martin Gilpatric说赛灵思公司．“这需要大量典型的模拟电路，并将其转化为数字逻辑。在利润率非常低的最高速率下，转向PAM4，我们能够解决所有问题，并拥有一个非常强大的数字接收器。”

体系结构的选择和大量进程节点的积极使用意味着SerDes IP提供商的好时机。Silicon Creations的加洛韦表示:“市场需求超出了整个行业的能力。“例如，台积电正在增加22nm变型和低功耗变型。一些较老的技术和后来的PCIe标准在开发40nm或28nm时还不成熟。PCIe 5.0即将到来，我们已经远远超过了16nm。很多设计都是从旧技术开始的，所以基本上需要在旧节点上补充各种标准。”

新的挑战
新节点带来了挑战。加洛韦说:“底层晶体管越来越小，功耗越来越低，但互连却越来越差。”“你有复杂的布局效果与互连电阻和电容。它们的作用是限制速度，并由于额外的寄生而造成额外的能量消耗。”

Mentor的柯蒂斯用数字来解释。“我们的一位客户提到，当从40nm移动到5nm时，互连电阻增加了7倍多。这限制了电线的性能，而不仅仅是设计。”

但这并不是唯一一个对你不利的地方。Curtis补充道:“GDS的层数正在急剧增加。“当从180nm降低到5nm时，这增加了9倍。其影响是设计规则检查(DRC)运行时。从180nm到16nm的finFET，大约需要10倍的时间来运行一个刚果民主共和国检查。然后从16下降到5，又是10倍。”

另一个因素是噪音．Shukla说:“与先进工艺节点相关的噪声正在成为一个重大挑战。“噪声是ADC中难以解决的问题。所选择的架构是逐次逼近寄存器(SAR)类型的ADC。这是一种模块化的方法。你时间交错这个ADC的很多片。对SAR的不同切片进行对齐存在挑战，但这可以在数字中得到补偿。所以不管模拟系统遇到什么挑战，我们都有办法弥补。这就是很多创新正在发生的地方。”

人是有创造力的。“我们知道有一些聪明的电路设计技术可以用于模拟设计，特别是SerDes，在不影响性能的情况下继续支持先进技术，”Ashraf Takla说Mixel．“例如，在使用I/O电压的同时堆叠薄氧化物晶体管，是在先进技术中继续设计更高性能SerDes IP的一种方式。”

新型晶体管可能带来新的挑战。“在最新的节点，如果晶体管技术切换到Gate-All-Around(GAA)，它将不可能以一种从经济角度来看有意义的方式集成SerDes，”高级系统集成小组负责人兼高效电子产品部门主管Andy Heinig说弗劳恩霍夫IIS的自适应系统工程部。“必要的SerDes领域将会增长或停滞不前，但GAA晶体管的成本更高。GAA只有在使用缩放时才有意义。从我们的角度来看，将SerDes集成到另一种芯片上，以一种专门的技术，并以先进的封装技术将其与GAA芯片结合起来，是有意义的。”

单片集成的案例
设计团队面临的一个新决定是，他们是否应该将所有东西集成到一个单片芯片上，或者多芯片异构解决方案是否会带来好处。这两种选择之间的动态几乎每天都在变化。“如今多芯片封装非常昂贵，”公司首席执行官杰夫·塔特(Geoff Tate)说Flex Logix．“在进一步降低成本之前，对成本敏感的应用程序将继续青睐单片芯片。它当然更便宜，即使SerDes可能不是最佳选择。”

转到新节点的许多好处都与PPA收益。“如果设计是纯模拟，那么从28纳米到16纳米再到7纳米将不会有那么大的功耗节省，除非电源电压发生变化，”温蒂·吴(Wendy Wu)说节奏．“在基于dsp的设计中，虽然仍有相当大一部分模拟电路，但40%至50%的电路是数字电路。所以我们可以从面积和功率上获益当我们降到一个更小的节点时。如果我们保持100%的模拟模式，动力就会减弱，因为你不会看到太大的功率或区域效益。”

有时，单片集成是唯一可接受的解决方案有特定的原因。Xilinx的硅营销总监Manuel Uhm说:“我们特别选择了一个整体解决方案，因为这在最低延迟、管理功耗和散热方面可以提供最好的结果。”“我们几年前就开始开发芯片，比如将高带宽内存耦合到FPGA芯片上，或者将多个FPGA芯片耦合在一起。所有这些选项都在我们的桌面上，但我们肯定没有把SerDes集成到骰子上。

小纸片的例子
一些公司需要寻找其他方法来保持竞争力。“高性能计算(HPC)领域的人们继续追求更高的性能，”Cadence的Wu说。“他们过去依赖流程收缩，但现在人们真的很挣扎，被迫更有创造力，以达到更高的表现水平。代工厂每年都会推出新的工艺，为了跟上最新的工艺，他们必须更快地重申他们的设计。SerDes是混合信号。通过数字设计，你可以通过重新合成将相同的设计从7nm转移到5nm。如果我们需要移植SerDes混合信号设计，那么这将是一个更长的过程。一个关键的动机是通过使用函数将SerDes设计周期与核心设计周期解耦chiplet方法。”

还有其他的动机。舒克拉说:“在移动领域，更重要的问题是空间。“芯片方法允许他们垂直堆叠，这样他们就可以在可预见的未来继续集成更多的功能。对于已经有插入器在美国，电力分配是一个问题，它提供了成本优势。所以SerDes的两个采用者都能从这种方法中获得一些东西，在这种方法中，你隔离了骰子。”

即使使用新的SerDes体系结构，扩展速度也在放缓。加洛韦说:“它们在面积和功率上都没有太大的伸缩性。”“从一个节点迁移到另一个节点对传统的32Gbps或更低的SerDes没有帮助。对于一些基于dsp的高级serde，扩展在某种程度上有所帮助，但它的扩展速度肯定不及数字逻辑的扩展速度。”

成本是许多设计的一个重要因素。“根据我们的经验，16/12nm工艺非常适合模拟设计，”Mixel的Ashraf说。“与28nm相比，它具有更高的Ft/Fmax，比5nm有更大的净空空间。我们还考虑到设计的复杂性、工作量以及从16/12nm到7/6/5nm的工具成本的增加。当16nm速度不足以达到目标数据速率时，就需要高级节点。或者，我们可以看到更多的人收养小芯片。芯片是一种很好的方法，可以使模拟块和SerDes块使用最合适和最便宜的处理技术，同时允许数字块使用更高级的节点。一旦互连标准化难题得到解决，我们预计将广泛采用芯片。”

设计工作可能是成本的一个重要因素。柯蒂斯说:“从缩放的角度来看，从180纳米到5纳米的数字缩放超过了1000倍。“从模拟缩放的角度来看，它更接近10倍的数量级。与数字技术相比，模拟技术也更难描述。我不是说你不能描述它。只是难度更大，变数也更多。这就是为什么PVT弯角分析花费了如此多的时间。”

打破依赖
把一个设计拆分成多个部分从来都不是问题。舒克拉说:“考虑一下英特尔及其北桥/南桥分区。“它们有两种不同的芯片，可以随着各自的节奏前进。现在，同样的逻辑被扩展开来，很多SerDes都去了“南桥”。它现在被称为外围控制器集线器(PCH)。所以SerDes部分被推入另一个芯片。现在SerDes有了一个单独的专用芯片，你可能想要使用更便宜的工艺。”

Xilinx也使用这种方法，有时在初始原型和生产之间切换。吉尔帕特里克说:“归根结底，人们担心的是，最尖端的技术是否足够成熟，以满足最高利率的要求，并在这些高利率下有足够的利润来取得成功。”“当我们最初以测试芯片的形式展示我们的Versal设备时，它是16nm的。我们采用16nm工艺，因为这是目前主线产品采用的工艺。当7nm开始上线时，我们移动了测试芯片。虽然还需要做出一些改变，但我们能够有效地进行调整，无论采用何种流程，我们都看到了两种流程之间非常相似的性能数据。”

但是有两个骰子又产生了一个新问题。他们如何交流?有两种选择-使用并行接口或使用SerDes。加洛韦说:“现在的界面正在向更类似于并行的界面转变，但现在的界面已经不是20世纪90年代末或21世纪初的那种并行界面了。”“这不是典型的有数据的时钟。今天的并行接口是一大堆非常简单的SerDes。通常有数百个或数千个针脚，而不是一对或几对。所以肯定有向并行的转变，但它是一大堆使用非常简单的SerDes的并行。”

但是，它们必须在最新的流程节点上运行。“SerDes必须跟上核心模具工艺，”Wu说。“如果核心芯片是5nm, I/O芯片是16nm，你就需要一个5nm的SerDes芯片。如果我们谈论的是高性能计算和数据中心应用程序，其中两个芯片之间的带宽需要达到数百千兆比特甚至太比特，您将需要高速SerDes。因为你没有经过那些通道和凸起，然后包裹，通道中的不连续和反射更少。”

这些被称为短程SerDes的SerDes确实有一个更简单的问题。Shukla说:“一个典型的芯片外SerDes可以补偿高达40dB的信道损耗。“如果发射器中有1伏电压，那么接收器将接收到10毫伏，这是两个数量级的低，因为当你通过这个40dB通道时，输出将小100倍。接收器必须从10毫伏做这个繁重的工作来接收完整的信号。一个死对死的链接可能有8到10dB的通道。”

这只是问题的一部分。吉尔帕特里克说:“如果我们正在考虑整合并拥有一个支持芯片到芯片互连的生态系统，那么我们才刚刚开始。”“它总是从一个电气互连开始，然后在此基础上构建一个协议栈(如图3所示)。OIF已经向前发展，我们有了XSR。这将是有一个串行112gig互连的第一次脸红，它促进了这种互连的风格。它的射程非常非常短。一旦我们开始看到这些非常非常短的互连如何工作的电气定义，以及可以支持它们的技术，然后我们就可以开始整合一组公共连接。一旦这种情况发生在许多不同的应用领域，它们就可以整合成一个真正的标准。我目前还不知道有什么事情是真的在这个范围内，但我们正在朝着这个方向前进。”

图3:数据链和协议的标准化工作。来源:Xilinx

结论
很多都是前瞻思考。加洛韦说:“如今，死到死的界面通常是由同一家公司共同设计的。“它们甚至可能是相同设计的不同实例，因此不太需要标准化，也不太需要互操作性问题。我们还处于起步阶段，还没有真正的标准来解决许多客户想要做的事情。这对客户来说是可行的，但会影响IP的可用性。”

一直以来，无论是在包内部还是包外部，对速度的需求都在增加。“明显的趋势是协同封装光学器件，”吴说。“目的是用光学取代远程SerDes。看看有多少初创公司在做这个。我不认为61Tb交换机将采用协同封装光学技术进行商业生产。可能会有一些原型，但可能是100Tb。这是三年之后的事了。纤维的排列是最大的问题，如何在批量生产中做到这一点。”

但该行业不准备在必要时放弃铜。“你会转向PAM8电气，还是转向某种光学芯片外?”就如何整合特定技术而言，这是一个非常全面的行业问题。”

相关的
SerDes知识中心
关于SerDes的热门故事、视频、特别报道、白皮书和博客
112G SerDes可靠性
如何在现实世界中确保一致的性能。
高速SerDes在7/5nm
如何在7/5nm soc的PHY中放置宏。
高速信令下钻
两部分中的第一部分:出现了不同的方案，以使信号更快地在信道中移动。
PAM-4之后是什么?
第二部分:并行和串行选项