强大的记忆

内存消耗更多的表面积死亡比任何其他组件。什么变化发生在过去的几年中降低功耗的记忆,和大储蓄力量的机会在哪里?让我们仔细看看。

越来越多的关注
soc的主要推动因素之一是希望降低产品成本,减少形式因素,减少权力,提高性能,增加功能。做到这一点的唯一方法是把越来越多的系统整合到一个单独的芯片上。

“集成更多的功能时,您必须将更多的内存芯片上因为你是I / O限制,”普拉萨德表示Saggurti,产品营销经理为嵌入式内存IP Synopsys对此。“你也有额外的空间使用,因为你得到更多的相同数量的I / o空间。更容易添加存储比额外的逻辑,但是当你添加逻辑,它通常会消耗更多的内存。”

负责人阿南德艾耶低功率的产品营销平台组Calypto设计,提供了增加内存内容的另一个原因。“增加吞吐量的方法之一是增加管道阶段,”他说。“增加管道阶段需要总体内存需求增加。”

芯片的面积是被多少内存?帕特里克•Soheili IP解决方案的副总裁和总经理和业务发展副总裁eSilicon说:“三年前,当我们在40纳米,我们可能见过35%到40%的死被内存消耗。今天,它是接近50%到55%。我们已经看到一些情况下,它是超过85%的芯片面积。趋势线是正确的。”

他不是独自在评估。“有更大比例的芯片被内存消耗,”证实Synopsys对此Saggurti。“几年前它被预计,多达80%的死亡区域将被记忆到2014年或2015年,但它并不一样。我们看到60%到70%很经常。在其他情况下,如gpu比例较高。这是增长。”

Venkat艾耶Uniquify首席技术官,为芯片提供了一个具体的例子公司最近完成了。“芯片尺寸全部是100毫米^ 2。内存数总数是3183,大约7000万内存碎片。芯片面积被记忆等于48982000平方微米。也就是说,几乎50%的死区由内存消耗。”

“这不仅仅是性能或延迟,力量,已成为一个主要问题,”戴夫Lazovsky说,分子间的首席执行官。

Calypto的艾耶补充说:“记忆通常消耗50%的力量。记忆的数量增长,电力问题与每一个新的应用程序增长。”

占主导地位的内存
虽然可能会有成百上千的内存芯片上的实例,其中大部分具有相同的位单元在其核心——SRAM单元。“SRAM内存位单元没有改变几十年来,“Arvind Shanmugavel说Ansys-Apache应用工程总监。“我们仍使用相同的6 t细胞,但他们已经使用的方式发展。”

eSilicon Soheili解释说,”尽管SRAM大小大于为嵌入式DRAM,有产生问题和嵌入式后发展出的所有权的总成本更高。正因为如此,大多数行业已经坚持使用SRAM芯片。尝试创建更小的SRAM细胞也产生问题。一些嵌入式NVM微控制器使用。我们看到的趋势回到最基本的先进技术节点,因为它更安全。”

Calypto艾耶提供的另一个原因坚持基础知识。“嵌入式DRAM或flash更加昂贵,因为他们需要不同的生产过程,并不是优化逻辑。”

Synopsys对此Saggurti同意。“嵌入式flash主要是在单片机应用中。这些是在较大的成熟的节点,可能40 mn但大多数55纳米左右。闪电总是前缘背后的几个节点。有一些rom但没有嵌入式DRAM。台积电在28 nm不再支持它。唯一剩下的一个支持IBM在较小的几何图形。”

DRAM的困境
DRAM芯片外,仍然是国王,但这并不是免疫问题。“最大的一部分是导致功耗内存核心,特别是对于8位设备,“Ajay Jain说,Rambus产品营销主管。“DRAM行业感到事态严重,这就是为什么你很少能看到超过266 mhz时钟频率。”

DRAM使用电容器来赞同1 t位单元。看起来,这将是一个更小、密度比SRAM内存使用6 t细胞,但是Saggurti说“电容器不是扩展的好处是不存在的。此外,制造业增长所需的额外的层数。”

分子间的Lazovsky表示同意。“DRAM电容器技术是使用新材料和更复杂的电容器结构,这是由渴望ultra-low-leakage DRAM的技术,”他说。

DRAM刷新周期也要消耗大量的能量,比静态存储器存取速度较低,这意味着他们的位置在主模已经消退,eDRAM不可能看到主流应用。

”信号,电力消费在推动高速比特率从驱动程序包,在PCB到另一个包,然后接收方,“Rambus的Jain说。“整个频道为维护信号完整性提供了头痛。信号到达另一边的时候它看起来一点也不像你了。”

权力的集中
考虑到芯片上的内存消耗50%的空间和权力,似乎逻辑结论大量的时间和精力给内存优化。看来,这并非如此。eSilicon Soheili宣称“他们倾向于对内存使用现成的编译器,这是可能有很多脂肪。”

鉴于SRAM单元20年来基本上保持不变,它也可能是合理的假设没有什么可以做,但Ansys-Apache Shanmugavel不同意。“使用权力控制,保持细胞在不同的电压和其他技术已经进化和新架构是由权力。外围逻辑已经很多改变。”

功率降低技术
“从历史上看,sram的设计速度,”Shanmugavel说。“今天,额外的操作模式被添加。”

Synopsys对此Saggurti概述的今天所使用的内存减少技术。“考虑到一个内存bit-cells,数据存储,和外围允许您访问数据。你可以做的第一件事就是关闭外围。内存保留的状态。或者你可能想要关闭整个记忆的能力。你也可以运行在不同的内存电压和这可能意味着花位单元一个电压,这将被认为是安全的,外围电压甚至更低,仍然是安全的。这个dual-rail模式,你有换档器在记忆水平。”

当权力从外围删除内存通常被描述为在睡眠模式下,如果权力从bit-cells删除,在关闭模式。

“有不同程度的睡眠模式取决于的外围被关闭,“Soheili解释道。“减少渗漏和之间的权衡是唤醒时间。”

艾耶添加另一个模式。“在睡眠模式,内容可能会读但是你不能写它。”

但bit-cells自己什么呢?Soheili解释说,“提供的bit-cells铸造有定义的电压范围,他们可以操作。”

唤醒时间是很重要的。Saggurti描述光睡眠模式,使快速唤醒(约1 ns)。“这是由源偏置bit-cells完成。28 hpm过程中电压为0.9 v可以下降到0.81 v和很好,但如果你只是保持状态的内存,你可以降至0.72 v。要实现这一点,我们源偏见细胞,让它进入一个非常低的泄漏状态。”

所以这真的能走多远?“更激进的低功率设计可以使用的亚阈值操作单元设计,操作在< 0.5伏特,”副总裁声称哼哼Hingarh突触工程设计。“自定义记忆电路设计允许我们创建工作在低电压的记忆,但这需要很多工作涉及测试芯片。“挑战依然存在。表示Shanmugavel能源建模的记忆变得更具挑战性。“传统上,读或写,它有一个单一的当前配置文件。今天与所有可能的模式,你必须有一个专有建模能够有准确的数字格式。“有这些模式只是问题的一部分。“这些权力模式的一个挑战是,今天的系统/ SoC并不具备处理这些模式,“艾耶说。“SoC设计师经常使用更少的模式,因为需要严格的分析来找出条件把记忆放在适当的模式。这将导致更高的功耗比可以实现什么。能自动化分析工具,找出条件,使各种权力模式和更新RTL。 Designers are beginning to use these tools during RTL design.”3 d-ic影响
但是对于所有的力量优化芯片上的可能性,DRAM仍选择片外的记忆。这意味着整个芯片边界内容必须被转移。“电容是一个线性函数的功耗——1/2CVdd2”Shanmugavel说。“电容来自董事会互连电容可以是大的。”

“这是更昂贵的比计算移动的信息,“断言Lazovsky。“芯片外,off-package两个数量级大于存储成本的。寻找更有效的移动数据是至关重要的。”

移动,记忆于似乎是最好的希望减少传输功率。“3 d IC受到功耗,然后其次形式因素。今天虽然他们更昂贵的生产,成本会迎头赶上,”Shanmugavel说。

“2.5 d和3 d,简化了通道,因为你不是横跨PCB,”Jain说。“你甚至不需要一个传统意义上的体育。”

也有潜在的经济效益。“与这些高级节点相关联的成本和风险都将2.5 d / 3 d到最前线,“Soheili说。“我们正在致力于设计使用一个插入器,堆内存,和一个FPGA或者一个ASIC在中间。现在“第22条军规”成本。如果更多的人跳的,成本会下降,但大多数人不会跳,直到成本下降了。”

副负责工程的副总裁Anamul Haque物理设计在突触补充道,“堆死后被用于记忆,因为这给了他们更多的带宽。我们也可以有不同的配置与堆叠死亡。这为我们提供了更多的灵活性。”

我们都知道Xilinx的成功故事关于他们使用2.5 d技术Virtex-7产品线,但一些其他公共的例子存在内存之外的行业。“我可以顺手20或30公司正在尝试它,“Soheili说。

与所有新技术一样,产生额外的挑战。“当死亡堆积有不同的热的问题,因为你是限制传热途径,“Shanmugavel说。“系统温度可能会增加。做热分析3 d为2.5 d ICs几乎是强制性的,但事实并非如此,因为插入器不产生热量。