节能测试:解决权力挑战DFT和测试

集成电路(IC)规模继续增长,因为他们满足计算需求的前沿应用,如人工智能(AI)、自动驾驶和数据中心。随着设计规模的增加,总能耗的芯片也会增加。虽然流程节点比例减少晶体管的大小和它的工作电压,功率扩展并没有跟上的大小缩放晶体管。如图1所示,这种现象导致的增加的总功耗芯片多年来预计继续至少在未来十年。

图1:功耗80毫米的趋势²SoC。来源:ird 2020更新16页

设计师使用不同的低功耗设计技术(例如,多个电压域,封闭的权力领域,clock-gating,缩放、动态电压和频率等),以方便芯片的低功耗操作,使他们留在功率预算期间功能模式。这些技术,通常由power-intent指定格式UPF (IEEE 1801),通过使用几种类型的细胞multi-voltage如图2所示。有重大影响的低功耗设计技术和权力约束在适当时机(DFT)集成电路的实现和生产测试。

2:Level-shifters用于跨域操作在不同的信号电压水平。

2 b:孤立细胞用于分离活动逻辑与关闭逻辑。

2 c:保留寄存器用来存储数据在省电。

图2:不同类型的multi-voltage细胞用于低功耗设计。

采用节能设计团队应对这些挑战测试解决方案,提供节能DFT和节能自动测试模式生成(生成)的能力。

节能DFT的低功耗设计

几乎所有的低功耗设计技术功能模式影响了DFT的DFT合成逻辑架构和流程设计。例如,测试结构可能需要跨多个功率或电压域DFT逻辑,正确操作的芯片在测试模式下,测试解决方案必须实现DFT逻辑符合功能性力量设计的意图。这是具有挑战性的DFT工具缺乏理解权力的DFT域在合成过程。

先进的测试解决方案应该支持节能DFT实现理解设计的功能性力量意图IEEE 1801中定义的统一格式(UPF)文件和DFT实现逻辑插入multi-voltage细胞DFT信号时需要交叉功率或电压域边界。如果一个设计包含多个块在不同电压域和测试架构需要测试信号扫描链或扫描等使这些领域之间的交叉,DFT工具将自动插入这些信号的电平位移器细胞正确的操作,如图3所示。电压域意识在扫描插入将有助于最小化或消除扫描链块之间的交叉避免插入level-shifters保存区和路由(图4和5)。

设计中使用的组织细胞信号跨越不同的电力领域。如果某些权力领域需要活动期间测试,确保测试信号和逻辑隔离细胞在有功功率域可以独立运作的不活跃的领域。节能DFT的工具应该能够遵循上述技术类似于一个用于level-shifters所需的分离细胞的数量降到最低。另一个有效的方法减少所需的multi-voltage细胞的数量是重用细胞功能路径测试逻辑如图6所示。

图6:重用功能multi-voltage (MV)细胞为测试。

节能测试生成的低功耗设计

作为设计的功能性力量意图影响DFT的逻辑实现,功能也必须遵循权力约束在测试领域通过生成测试模式,测试功率不超过芯片功率预算。这避免了潜在的破坏性芯片或引发错误的测试模式失败由于电源会枯萎,都造成不必要的产量损失。同时,测试模式应该能够利用整个可用功率预算保持测试质量和成本。这是具有挑战性的,因为under-constraining测试模式将违反功率预算而过度约束可能导致模式计算通货膨胀率和/或低测试覆盖率。一个先进的测试解决方案解决这一挑战提供了一种有效的节能测试生成工具能够找到正确的平衡功率降低,模式计算和测试质量。它达到利用DFT的功率控制特性的逻辑,功能逻辑,和并行测试生成算法来控制开关的活动都在转变和捕获操作测试。

在移位操作,切换活动可以使用测试生成技术,如低功耗控制填充和交错移位时钟和借助硬件技术等低功耗失败控制和功率控制转变建立在测试压缩逻辑。在低功率填补方法,生成工具复制的保健位扫描链减少扫描失败切换活动和满足指定的电力需求如图7所示。它可以提供测试功率平均减少50%转变。与多个移位时钟设计,生成工具可以错开的转变,可降低功率减少同步转换,如图8所示。低功率失败浇注降低转变力量通过禁用开关活动在组合逻辑控制驱动的输出如图9所示。一大扇出锥的失败并不是关键路径识别和大门。这可以提供额外的功率降低转移到低功耗。

图7:复制护理位低功耗的转变。

图8:移位时钟1和移位时钟2交错在转变阶段减少权力转移。

图9禁用活动高扇出组合逻辑来减少权力。

另一个层面的减少切换活动转变可以通过选择性地关闭扫描链在每个模式的基础上使用的硬件测试压缩逻辑。在这种方法中,测试生成工具认为对试验指标的影响和权力决定禁用值加载到功率控制(SPC)链转移到控制扫描链切换,如图10所示。

图10:低功率转移使用SPC在压缩逻辑。

捕获阶段的测试,是至关重要的,以确保活动由于速度切换时钟脉冲峰值保持接近的功能切换活动规范设备。Clock-gating是最有效的技术之一,用于控制电源在设计的功能操作。捕获阶段以来的速度测试相当于几个时钟周期期间的功能操作,也可以使用同一个clock-gaters减少权力在测试。节能测试生成工具可以提取clock-gating结构在设计分析和配置逻辑来选择性地禁用clock-gaters满足电源和测试的要求。

总之,随着力量继续成为一个日益重要的因素在芯片设计过程中,低功耗设计技术用于满足功率约束在芯片的功能操作。这需要测试解决方案的功能保存实力的意图设计在DFT实现和生成测试模式,在测试期间留在芯片功率预算。对于下一代芯片设计,这是至关重要的,设计师采用节能测试解决方案,支持节能DFT实现为了满足SoC电力需求和提供节能测试生成的功能以优化测试能力,成本和质量。