模拟符合权力标准组

而语言的主题标准可能值得称赞的对一些人来说,有一些值得注意的工作在这个地带尤其是权力和模拟实现路径。

这里有四个主要标准:

• Verilog-A和Verilog-AMS
• VHDL-AMS
• SystemC-AMS
• SystemVerilog-AMS

SystemVerilog-AMS是新来的,而标准不会用于另一个几年,工作的步伐正在加速。

根据Accellera的网站”的工作组目前正在对齐Verilog-AMS SystemVerilog工作IEEE1800年,或者AMS功能纳入一个新的“SystemVerilog-AMS”标准。此外,工作正在关注新特性和增强功能要求的社区改善混合信号设计和验证,以及延长SystemVerilog断言模拟和混合信号设计通过小组委员会。”

但这并没有告诉整个故事。

“近三年前,2012年12月,的主席Accellera Verilog-AMS委员会- [英特尔' s]斯科特Little-requested出席业内一些专家在努力Verilog-AMS融入SystemVerilog,”首席技术专家马丁•瓦拉几人说模拟混合信号导师图形,技术主管的工作。不需要多长时间来决定,而不是想做的互操作性工作Verilog-AMS和SystemVerilog之间,他们会创造一个全新的标准,这将延长SystemVerilog AMS域。

“这是加强大约一年前当Accellera董事会告诉Verilog-AMS委员会最近Verilog-AMS 2.4标准是过去的标准,他们会批准,”瓦拉几人说。“Verilog是临终今年或明年,因为标准大约有10年的寿命。Verilog SystemVerilog是一个完整的超集,所以这是IEEE 1800 - 2012 (IEEE SystemVerilog命名约定的标准)。Verilog-AMS基于Verilog 2005,它涉及到生命的结束。”

所以当Verilog将继续被使用多年,没有正式的更新会发生。

SystemVerilog-AMS集团会议于2013年4月开始,尽管已经取得了进展,因为这是一个非常复杂的工作。瓦拉几人解释说,模拟工程师来自香料世界一般没有意识到发生了什么刺激在数字域,所以他们往往做出猜测。这同样适用于数字工程师进入数字的一面。

集团目前在它想转换工作的特别委员会。瓦拉几人强调,它没有保密,但它并没有大力宣传,因为成员想先把事情解决。“我们有一个白皮书和幻灯片解释我们的想法。我们将宣传大Verilog-AMS委员会,所以我们会有一些人出来。我们可能会涉及到的人真正SystemVerilog离散建模委员会(SV DC)。这是一群SystemVerilog委员会2012标准放在一起两个重要的概念:用户定义的meta-types和互连。我们已经建立在这些概念。我们增加了模拟概念底层SystemVerilog对象结构-净信号和参数,我们现在添加香料。我们已经定义的方式之间的转换值离散域和连续域。”

该集团也在考虑提交SystemVerilog-AMS IEEE使标准在1800点——正如VHDL-AMS是标准的硬件描述语言(VHDL)。

权力进入SystemVerilog-AMS的原因是由于在Verilog连接模块,他解释说。“我们称之为逻辑之间的适配器,你适应值0,1,模拟值。我们必须知道什么样的权力提供了和我们正在考虑两种方式。其中一个是UPF-related。所以我们的努力确实考虑UPF值,和写的人之间的转换逻辑的模型和模拟值将能够询问UPF值功率域和供应网为了做正确的转换。方法一,这是与标准UPF值有关。另一种方法是一种multiple-voltage来源,multi-voltage域方法已经持续了超过十年之久。这努力多个电压域主要是特定于供应商的,所以所有的大的EDA供应商有自己的方法。”

目前包括SystemVerilog-AMS组节奏,导师图形,Synopsys对此,英特尔,高通,飞思卡尔对话框,半导体和NXP。该集团希望目前SystemVerilog-AMS DesignCon明年3月。

姆Nizic、工程节奏混合信号解决方案主管,看到了许多活动利用功能验证标准。“已经扩散在过去几年。很多是由电力驱动的,因为整个芯片和系统高度集成,电力成为许多这样的应用程序中一个非常重要的方面。现在,系统在许多不同的功率运行模式,所以验证这些变得更加困难。”

他说每一个权力模式增加了另一组testbenches和验证。“验证工程师需要为它们创建正确的策略去验证他们的芯片或系统,他们必须开始与功能验证,非常快的模拟。你不能承受很多晶体管级仿真运行水平,如果任何。你需要有效的模型你可以验证连接是正确的,符合规范的功能,电源模式操作正确的因为你有块是关闭的。隔离在吗?由于模拟块的存在,像我们一样运行静态功耗验证数字并不是那么容易。这是不实际的。所以我们必须依靠模拟,但它必须是快速和有效的。”

挑战与选择标准
即使有一个一般需要做什么,确定正确的方法和语言的任务是特别具有挑战性。Nizic采取了中立态度的语言和标准,因为建模是灵活的。“你可以模型很多东西。你可以伸展的能力的语言。当然,每一种语言都有其甜蜜点。的一部分,传统上,因为他们已经被使用。VHDL-AMS已经使用主要由系统和汽车公司,有很多遗产,可能一些增强以及库可用,并创建了一个甜点。与芯片设计者Verilog-A和ams。SystemVerilog。SystemC-AMS正在经历另一个标准化和试图找到它的位置在系统级软件和硬件。

而每一种都有其目标用户,底线是,问题在创建模型和设置方法非常相似。“换句话说,你必须知道你的模型,你必须务实,”他继续说。“模型你需要什么,而不是你所能改变的。人走极端,试着写非常复杂的模型,然后放慢速度,成为不是有效的。所以你必须小心你的目的产物。然后就方法论而言,设计团队要更加小心,因为我经常听到验证经理,他们有一个固定的时间和资源来验证和减轻风险。大多数时候我们不能一切我们想跑,所以我们必须非常谨慎的决定我们如何结构验证过程真正消除风险。这是整个方法试图第一功能验证你的设计,然后进入一些特定的电特性,性能和一些签字确认,。与一个固定数量的资源和时间,它必须是结构化的最好方法可能的风险降到最低。”

检验能力,即权力行为——不一定电特性如电压降或功耗——只是权力模式和能力验证,Nizic说节奏支持权力规范格式结合模拟和混合信号仿真,和模拟行为语言。

一旦决定一个特定的方法,不要停止的挑战,而这些技术和非技术两个层面发生,他说。

“在技术方面,我必须决定在哪里投资,什么语言,什么库,我要模型,我有足够的能力做这些事情吗?如果我不使用基于模型的断言和基于指标的方法,这是一个初始投资我。花费时间和再培训和资源。我必须证明投资。所以很多设计和验证经理确信过了一段时间,特别是在经历挑战与传统方法,他们终于移动,使投资和享受的好处。另一部分是纯粹的组织。这是一个改变。坦白说,这通常是一个更大的挑战比技术因为它有团队精神。没有一个人能做到这一点。特别是今天,大型团队分散在许多地方地理位置,协调所有的所有权,拥有正确的建模、测试、开发、回归比在技术方面是一个更大的障碍。”

改变标准过程
清楚的是,在标准世界在发生着改变,和EDA这是一个有趣的时间标准。

“传统上,如果你有看标准Accellera出来,IEEE的EDA标准出来,领导和大力支持来自EDA供应商,“Yatin Trivedi说Synopsys对此标准和互操作性的项目主管。“现在,这四个标准的椅子与大型半导体公司的努力,这是一个改变。其中一些较大的用户积极参与和意识到,除非他们这些东西,他们可以被要求遵循一个标准,不得按自己的喜好。所以他们积极参与和领导的努力。”

EDA行业也贷款的关键球员在IEEE标准工作。凯伦Bartleson、高级主管、公司在Synopsys对此项目和计划,已选定的IEEE 2016当选总统,2017年的总裁兼首席执行官。她补充道,IEEE知识的广度和深度在EDA和半导体产业的许多方面。

此外,有趣的是,IEEE最近改变了规则允许社区评价标准在选票上公众评论论坛。与IEEE 1666.1 (SystemC-AMS),第一个进入投票也有一个公共的标准审查同时运行。(通过这个月底。)

“在很大程度上的影响,那就是你没有选票集团的一部分,“Trivedi指出。“你仍然可以做出评论。当工作小组投票委员会看着进来的投票评论,他们可以选择将公众评论,这给了另一个接收评论来源。这会带来一个更大的社区看这些标准说,“如果我要使用这个标准,我会很开心呢?我不开心呢?而不是,到目前为止,如果你是在相对较小的群体,才会听到你的声音和输入。涉及到整个行业是非常重要的。你可以创建一个标准的五个朋友,但是当你涉及到整个社区变得更有用。”