irp预览;棉酚的可靠性;大部分vs FD-SOI;人工智能;3 d。
Gate-all-around可靠性
2020年IEEE国际可靠性物理研讨会(irp)本周将启动,这个时候作为一个虚拟的事件。
irp是一个会议,关注最新的微电子学研究的可靠性。事件开始在英飞凌的关键提示下,英特尔和德州仪器。
irp还涉及大量的论文和演讲。在逻辑方面,例如,IBM将一篇关于新一代晶体管技术称为gate-all-around场效应晶体管。IBM将地址gate-all-around场效应晶体管的一个类型,被称为nanosheet场效应晶体管。
IBM的论文,题为“NBTI表面取向的影响叠加Gate-All-Around Nanosheet晶体管,“将与技术解决一些可靠性问题。
负偏压温度不稳定性(NBTI)场效应管的可靠性的一个关键问题,是至关重要的。NBTI场效应晶体管老化机制导致改变晶体管的特性曲线在操作期间。结果可以转向功能的晶体管电路的意想不到的行为。
IBM计划解决NBTI nanosheets可靠性。该公司将检查AC和DC NBTI压力和其他问题。“我们报告NBTI可靠性的深入研究堆gate-all-around nanosheet设备(100)和(110)表面,”根据irp抽象。“我们不仅证明NBTI强调创造更多永久性的缺陷(110)比(100)表面由于更高密度的Si-H债券也引起更多的可恢复的损失。最后,我们表明,NBTI恶化在窄板宽度(100)NS设备但宽度(110)NS独立。”
大部分CMOS vs FD-SOI
在irp,三星将调查软件出错可靠性(SER)问题在记忆和逻辑电路基于28 nm FD-SOI技术与批量finFETs相比。
三星将着眼于SER基于自己的28 nm FD-SOI平面技术相比其14 nm散装finFETs。公司将比较两个使用中子,α,质子,和γ射线辐照测试。
多年来,根据散装CMOS芯片集成电路产业的主流技术。使用批量互补金属氧化物半导体,芯片制造商相应减少他们的设备到5与3 nm。
相比之下,FD-SOI是一种平面技术,这是理想的低功耗的应用。今天,28 nm和22纳米FD-SOI过程是航运18海里和12海里。芯片,FD-SOI利用超薄层氧化硅的埋来减少渗漏和芯片的变化。FD-SOI还拥有一个反偏压特性。
在irp,三星将看alpha-ray-induced软件出错率或单事件打乱(SEU) finFETs和FD-SOI。“不要错过这篇文章如果你参与散装vs SOI之间的“战斗”,“根据irp官员的电子邮件交流。“三星团队将比较这两种技术的可靠性软件出错,显示大量数据与有趣的差异和它们背后的物理学”。
人工智能在晶圆厂
还在irp,三星和韩国大学将一篇论文在晶圆厂使用机器学习。
的论文,题为“早期诊断和预测晶片质量sub-10nm逻辑上使用机器学习技术,“将解决一些问题。
“提出了使用机器学习(ML)方法来预测晶片质量使用工厂内联测量项目,直流测量,和德国焊接学会(动态电压应力)晶片,“根据抽象。
“与发达毫升的方法,预测精度是80%以上8纳米产品用于本研究。我们认为这个方法可以进一步调整,以帮助使集成电路在汽车系统的高预期,”根据抽象。“通过分配预测排名,方法也有助于使高质量最好的工具系统。”
3 d的可靠性
不甘示弱,英特尔将纸上的事件可靠性特征的硅Foveros logic-on-logic死叠加3 d集成技术
英特尔最近公布了一个新的3 d CPU平台基于技术。这结合了10 nm处理器核心和四个英特尔22纳米的处理器核心包。
“这项工作提出了硅英特尔Foveros可靠性特征的三维(3 d) logic-on-logic叠加技术实现该组织22日流程节点,“根据知识产权抽象。“模拟和数据展示机械应变安全区域围绕在矽通过(tsv)。评估的TSV影响晶体管、互连和缺陷报告的可靠性与Si技术重点。TSV和凹凸架构通过热机的评估最终的优化流程。Foveros显示3 d堆叠技术表现出强劲的硅可靠性。”
|
|
|
|
|
|
|
|
嗯。不是很好过去散装vs SOI”之间的“战斗的舞台?每个人都明白这是一个正确的技术问题以合适的价格对于一个给定的应用程序,对吗?SOI一直是SER赢家(这就是它最初的选择30年前mil /航空)。但这将是有趣的听到三星所说SER现在,看到一样提供FD-SOI和FinFET(大部分)。