看看UVM遵循的不同阶段。
UVM想出了这样的阶段的原因是因为同步所有design-testbench是必要的。用Verilog硬件描述语言(VHDL),验证工程师没有设施,例如时钟块或运行阶段。现在,它是非常重要的时间测试向量应用从试验台测试达到设计(DUT)在同一时间。如果时机不同信号变化然后同步性缺乏,从而验证不能按预期实现。这是为什么UVM不同阶段的主要原因。
整个环境的UVM结构阶段。他们的活动从一开始就结束模拟仿真。这里讨论的主题将帮助人们新的UVM。首先,大部分的阶段是回调方法。函数或方法的任务。他们都是来自UVM_Component类,其他试验台组件一样。如果你还记得第一个博客,我们经历了如何编写一个类。我们理解OOP概念如继承甚至用它们通过扩展基类。现在,创建对象的类也很重要为了使用和在需要时。它被称为build_phase。 This step takes place first. Next, after we write different classes, it is important to connect them. For example, if I write different classes with different functionality, at the end I provide them all under one top class. In Verilog it was top level module. In system Verilog it was class Environment. Under that main class, you connect all your semi classes which is known as connect_phase. Next, comes the end_of_elaboration_phase. By the time this phase becomes active, everything is connected and simulation next moment on wards is ready to begin.
下面是图显示所有UVM不同阶段。
图1:UVM的不同阶段。
建立连接,end_of_elaboration阶段发生在0仿真时间。接下来,实际的模拟执行发生在运行¬¬以。无论试验台刺激生成,是传递和应用到DUT的阶段。保持清晰,run_phase是动态的任务。它包含了其他几个任务,作为它的一部分。所有的运行任务并发执行。所有组件在试验台带到同步的帮助下运行阶段。它最常用于刺激一代,驾驶和监控测试向量。run_phase可分为不同的部分来理解进一步密切。
Pre_reset,重置,post_reset pre_configure、配置post_configure, pre_main,主要,post_main, pre_shutdown,关闭和post_shutdown。下面的图表解释以图形化的方式明确。
图2:运行阶段执行的解释。
通过各种运行时所有不同的组件运行阶段。重置相关检查也发生run_phase的一部分。有重置发生之前发生的活动。这一阶段被称为pre_reset阶段。接下来,发生复位。它可以是校验或高。还需要去默认模式的接口。活动都发生在重置阶段。复位后运行单独分区和被称为post_reset阶段。
作为配置阶段的一部分,DUT活动被认为是。Pre_configure闻名活动准备DUT后重置。在配置阶段,DUT带回来在一个已知状态的测试矢量可以应用。在post_configure阶段,,我们等待配置通过和把它带回同步传播。
作为主要的阶段,主要任务是生成所需的刺激并应用到DUT。pre_main任务确保一切都很好,所有组件准备生成测试矢量。在主要阶段,应用到DUT测试矢量。序列开始产生刺激。
作为关闭阶段的一部分,我们确保生成的刺激在主要阶段适当地应用到DUT和结果数据。
下一个是清理阶段。一切从提取、报告最终类别属于这个类。作为提取的一部分,我们基本上收集所有的信息收集的记分牌和监视器。接下来,我们比较实际DUT的结果和参考模型。它也被称为分析阶段。基本上,它用来比较结果并确保正确DUT的表现。作为报告阶段的一部分,结果显示要求。仿真结果显示通过编写文件分配的结果。
以防如果丢失或只是为了跟上步伐,请访问博客第1部分和第2部分。
基本清晰,考虑看看下面UVM研讨会。你可以问你所有的问题的评论部分。
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