AI的要求推动设计架构和技术的创新。
斯坦福大学今年HotChips会议都是关于人工智能(AI)和机器学习(ML)特别打动我,自然也因为我们在这个行业,是多大的一个角色在片上网络的一些领导会谈。英伟达谈论他们的可伸缩的网格体系结构,片上和于网格连接处理神经网络处理元素与多播支持芯片级和连接这些芯片在包级别配置路由。华为谈论他们的达芬奇AI推理和培训核心用例。Xilinx和英特尔都谈到了他们NoC-based systems-on-chip (SoC)。和谷歌讨论基于网络的可伸缩性的TPU-v3允许他们规模性能线性(更多的董事会和机架)超过100 pflops。
也是从人工智能的会议是推动一些巨大的芯片,最大的大脑“1.2万亿晶体管46225平方毫米wafer-sized芯片,互连拓扑结构和分布式缓存方法正在成为使这些设计工作的基础与可接受的吞吐量和权力。人工智能社区车载了这些概念相当长一段时间,从我们的工作有许多世界各地的知名公司。可以说,AI的要求是推动创新的设计架构和技术比其他任何方面今天数字设计。
另一件事是明确的是,虽然某些方面的建筑是很常见的(SIMD / VLIW网格、戒指和圆环面),品种仍然是重要的,与多个详细架构和可伸缩性目标从in-accelerator,片上,于车载架。在移动世界这延伸到很多实验人工智能处理边缘,在基站/接入点(雾),并在云中/数据中心。
当然,这是在某种程度上与性能有关,还与力量。在移动世界也是什么新功能和商业机会AI可以创建在雾中,说网络切片5克。分区已经成为更多的分布式问题,延迟,隐私,可维护性,资助基础设施等等。边界肯定会解决,但是还不清楚。
在每一个级别,每毫瓦特芯片上设计主要是由性能,要求AI显著关注数据本地化加速器通过本地内存/缓存/处理元素或瓷砖,全球缓冲区内的加速器,甚至off-die HBM2内存快工作存储大型数据集。加速器还必须经常连接到主SoC控制前后一致地因为他们分享与其他形式的图像处理图像数据。
所有这些芯片都是越来越大,所以芯片上的NoC互联成为有效地管理带宽更重要(想想那些巨大的视频/图像流)。因为一些加速器本身就是巨大的,他们也依靠网络加速器——不仅仅是国有石油公司内但连贯的国有石油公司提供所有的缓存一致性管理加速器缓存,你通常与CPU之间的集群。
另一个点在缓存。这不是通用计算;建筑师和设计师知道他们的算法是如何工作的,所以如果有任何技巧可以在任何级别的缓存(预取等),他们会,如果缓存足够可配置支持这些技巧。
最后,仿佛这一切还不够复杂,许多这些设备进入对安全性要求苛刻的应用,比如你的车。安全在这里有两个方面:功能安全考虑由ISO 26262已经很好和所采用的行业特征,和系统层次考虑复杂得多,比如系统正确识别一个行人或红绿灯在一个可以接受大量的病例。
ISO / PAS 21448 SOTIF规范的目标是在这一领域提供指导。我也看到工作做4600年UL规格(CMU自主驾驶研究员菲尔•库普曼为首),以及IEEE P2020工作组旨在定义一组关键性能指标的成像等领域led闪烁敏感性和可靠性对比检测概率。可能有很多的空间来进一步确定和量化我们所说的安全higher-than-the-chip水平。
与此同时,巨大的飞跃是在支持新的人工智能架构,每毫瓦特调整为最佳性能,将它们有效地嵌入到传统的和新的SoC架构。你可以了解更多阅读我的白皮书。
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