eFPGA定时关闭是一项复杂的任务,但是有措施使它实现。
eFPGAs嵌入式IP,包括查找表,记忆,和DSP构建块,允许设计师SoC添加一个可编程序逻辑结构。Speedcore IP可以配置为任何大小取决于最终的应用程序。SoC供应商定义了附近地区的数量,内存资源,DSP64块Speedcore实例。一短时间之后,Achronix提供IP GDS +支持库,模型和文档。一旦这个习俗Speedcore块嵌入在SoC,终端用户可以使用Achronix CAD环境(ACE)设计工具是传统FPGA嵌入式FPGA设计工具和工作流的目标。更多细节上的角色和职责eFPGA接触,看博客动物园里谁是谁。
SoC定时关闭通常是一项复杂的任务——一个任务是一个在SoC eFPGA进一步复杂化。在这种情况下,没有传统的I / O接口的缓冲结构的主机ASIC创建一个清晰的边界从时间的角度来看,也没有最终用户控制的逻辑连接到eFPGA实例作为他们将独立的FPGA PCB安装。SoC供应商必须交付设计文件描述时间的最终用户在定义的接口的Speedcore实例+销,实际上把其余的SoC变成一个复杂的I / O环Speedcore实例。
图1:Speedcore与主机ASIC的集成
第一个决定SoC供应商必须是哪个时间关闭场景,简单模式或高级模式。
简单的计时方式
在简单的计时模式,IP之间的时间外的主机ASIC Speedcore实例终止在注册界面集群Speedcore边界环(如下所示)。在这种情况下,延迟不依赖于设计驻留在Speedcore实例。在这种情况下,执行定时关闭的SoC供应商使用标准工具(例如黄金时段). lib文件表示时间数据(设置/保持/ clock-to-q) /边界拖鞋。王牌设计工具在这种情况下可能需要插入时钟延迟信息。
先进的计时模式
顾名思义,这种情况更复杂,定时关闭之间的Speedcore eFPGA外和IP SoC供应商之间共享(例如黄金时段)和ACE设计工具(如下所示)。在这个场景中,. lib文件不包含延迟到一个特定的触发器Speedcore织物,而是代表一个范围的人字拖,选择,定时关闭使用硬件. lib文件关联在ACE定时关闭。. lib文件还包含一个设置为每个销/保持/ clk-to-q价值。在这种模式下,最后的时间批准来自王牌,完成通过使用一套用户设计包含关键路径代表实际的终端用户设计。
Speedcore时间流
SoC供应商后把Speedcore实例和连接所有适当的IP在主机之间的信号ASIC的别针Speedcore实例,它们必须下确保时钟路由到多个集群路由以最小时钟歪斜。然后SoC供应商必须:
最终用户视图
SoC供应商提供文件位置(PDC)代表销Speedcore实例,加上一个署文件输入/输出延迟和时钟延迟约束IPINs和当今。最终用户可以完成他们的设计使用ACE类似于任何其他的FPGA设计。
要了解更多
更多信息在Speedcore eFPGAs,访问引入Speedcore eFPGAs。有关如何将Speedcore IP集成到一个主机ASIC,和相关的时机问题,下载Speedcore ASIC集成和定时用户指南(UG064)(需要注册)。
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