双波纹的过程与有机介质克服挑战的定义好跟踪。
需要人工智能(AI)的高性能设备,高性能计算(HPC)和数据中心应用程序都大大加速Covid-19大流行期间。同时,集成电路(IC)产业努力减少硅技术节点内的计算性能满足无休止的要求严格的成本约束。目前,2 nm节点技术介绍了使用nanosheet技术。这个设计为增加45%的速度提供了相同的用电7-nm节点。然而,设计成本和开发上市时间(TMT)节点大小减少和天文数字般的增加晶片产量显著降低,因为一个小缺陷可以打破总单芯片的函数。Chiplet技术是最有效的解决方案来克服这些限制,为消费者提供最先进的产品和合理的和可负担得起的价格。
Chiplets独立核心模块与高级节点规模小模具改善晶片产量和重用之前的知识产权(IP)节点块降低设计成本。这些异构互连块模具不同节点的大小和不同的材料,先进的IC封装技术是必需的。在此之前,Multi-chip模块(MCM)倒装芯片球栅阵列(FCBGA)通常采用的异质界面multi-chips层压板衬底。但是,它不适合高级节点ICs由于明显长衬底的电气路径。通过硅通过模块接口和2.5 d (TSV)技术作为新的候选人介绍了高性能包电极短路径,但它的使用是受限于有限的性能在高频率(4 - 6 GHz)应用程序由于硅插入器的限制[1]。因此,高密度扇出(HDFO)接口,排除硅(Si)和无机介质,采用有机介质,最近出现了。具体地说,安靠的HDFO被称为衬底硅片集成扇出技术(S-SWIFT)包提供更高的带宽die-to-die异构集成互联高密度插入器。
图1:原理图(一)semi-additive RDL流程的过程(SAP), (b)双波纹的过程和(c)新的嵌入式跟踪RDL的过程。
其优良的性能已被证明在先前的研究[1,2]。许多关键设计方面需要解决演示S-SWIFT方法,包括:微细μ-bump接口,准确翘曲的控制组件热装配过程中,毛细管under-fill, over-molding技术,通过模具接口(如铜高支柱),中档线(MEOL)过程和模的碰撞过程。一层高密度再分配(RDL)技术是核心技术之一必要证明的可行性HDFO插入器模块。RDL的HDFO提供到接口和更高密度RDL互连芯片所需的节点规模较小的块。semi-additive过程(SAP)是用于制造的RDL HDFO模块。
然而,SAP有几个挑战定义微细特征。好跟踪线可能崩溃方面跟踪率高,分层可能发生由于接触面积小衬底和光刻胶作为模板可能仍在通过[3]。为了克服这些问题,双波纹与有机介质提出了过程。种子层削弱问题可以预防RDL嵌入过程中有机介质。与双波纹过程光刻RDL味之素累积电影(沛富)类型聚合物层引入了[4]。双波纹的优势RDL在高频应用评估。随后,一个特殊的模式方法实现小通过双波纹介绍了RDL [5]。实现显著的高分辨率RDL(500海里)的高数值孔径(NA)(0.48)光刻工具。Polybenzoxazole (PBO)模式使用光刻和蚀刻干双波纹RDL也一直在研究[6]。努力解决干燥后的开裂腐蚀和高后覆铜电沉积进行了讨论。
为了克服上述挑战,嵌入式开发跟踪RDL (ETR)过程及其模式的性能和可靠性验证ETR演示。实现ETR、关键过程的优化和材料进行了修改。ASIC S-SWIFT包,高带宽内存(HBM)和基质被ETR互联也被证实。设计元素已经成功通过电平标准的可靠性测试。
SAP是通常用于制造RDL的万能包和它的标准工艺流程如图1所示(一个)。首先,液体类型photo-imageable有机介质旋转涂布在承运人晶片,通过模式被光刻对准。使电沉积铜RDL的障碍和铜种子层沉积在post-cured介电薄膜的溅射过程。RDL模式在光刻胶后的种子层对齐(PR)过程和铜RDL镀层。最后,公关模板和铜/阻挡层是条纹和蚀刻顺序。如前所述,SAP主流技术作为RDL通用的解决方案集成电路包由于其方便、可靠的过程性能。然而,RDL的降尺度与SAP的挑战,如种子层下削减或侧壁腐蚀问题[7]。
这些挑战,可以通过嵌入电介质层中的跟踪没有腐蚀过程。呈现在图1 (b)和(c),双波纹的铜是嵌入在有机介质模式通过电解沉积铜预制钝化层和铜表土。这个结构没有铜崩溃的风险,没有侧壁腐蚀问题和面临障碍三面金属增强可靠性。此外,双波纹铜结构具有高频信号的传递特性,因为面临的三面光滑的铜表面是由电子散射的影响较小,即使电流集中在浅RDL表面皮肤效应在高频信号。[4]流程与RDL形式双波纹结构,通过在有机介质膜在上面的图1 (b)。通过和RDL结构分别由一个双行程光刻过程包括有机介电材料的旋转涂布,soft-bake,紫外线(UV)接触,发展和热治疗的过程。
前面的过程简化小说采用光刻技术。显示在上面的图1 (c),通过和RDL模式可以单发的紫外线照射形成的厚涂层有机介质膜。这种方法减少了RDL流程步骤的数量40%相比,目前的双波纹的方法,甚至向SAP相比减少了33%。因此,这个过程还可以减少成本。此外,由于通过和RDL可以由紫外线照射的单发一个特别设计的面具,通过和capture-pad可以避免之间的偏差。
图2:(a) RDL 2-μm线宽度和1-μm空间模式,通过模式(b)与不同半径由嵌入式跟踪RDL形成模式和(c)最小的大小通过嵌入式跟踪RDL的过程。
图3:横断面图像层RDL的2/1和2-μmμm线宽/空间通过由ETR过程堆栈。
模式能力的新ETR过程如图2所示。RDL沟模式与2/1μm线/空间(图2 (a))和各种大小通过模式(图2 (b))可以形成。通过的最小分辨率ETR 3.15μm顶部和底部1.64μm如图2所示(c),这种方法是先进的电路设计方面的优点。的capture-pad需要通过在RDL层对齐工具的补充规划精度通过和RDL层的叠加,而不是ETR所需的过程。因此,额外的区域可用于RDL和RDL密度可以增加。
图3显示了RDL层堆积ETR过程的能力。由于细RDL模式形成的介电薄膜和每一层表面是平的,明显稳定层叠加和ETR过程是可能的。四层的RDL 2/1-μm线/空间和堆叠pad-less通过2-μm临界尺寸可以与ETR获得过程。
实现ETR过程,精致的工艺参数的控制需要从一开始的旋转涂布有机介质膜。极端均匀涂层技术是防止金属残留,发生在化学-机械抛光(CMP)影子形成软弱层地区的有机介质膜。图4显示了横断面厚度的变化的有机介质膜的极端均匀涂层的因素发生了改变。的一致性级别0,极端不应用均匀涂层。涂料高度差为0.26μm发生从180毫米晶圆边缘部分导致CMP阴影。因此,厚铜渣留在铜后的晶片边缘双波纹的过程,虽然中心区域是明确的。可以看到在整个晶片放大的图像,如图5所示(a)和(b), RDL电路晶片边缘的卖空。
晶片边缘的CMP的影子被减少为极端的均匀涂层水平增加。凹曲率型涂料概要文件与极端的均匀涂层一级降低极端涂层均匀水平增加到3级,它改变了凸型涂料概要文件没有CMP影子采用极端的均匀涂层四级。此外,膜厚度从0.47的总差异μm没有极端的均匀涂层0.12μm极端均匀涂层四级。自从CMP的影子被极端的均匀涂层,减少铜渣没有留在后的晶片边缘双波纹的过程。这是图5所示(c)和放大图像图5中的晶片边缘(d)。因此,高收益是通过应用四级涂料配方,显著提高涂层均匀性。
图4:横断面的介电薄膜极端均匀涂层的水平。
图5:晶片的光学图像后,ETR过程:(a)没有极端的均匀涂层,(b)铜渣在晶片边缘,(c)和极端的均匀涂层(d)清洁RDL模式晶片边缘。
图6:横断面图像上的铜镀层结构ETR模式。
图7:凹陷的深度铜后的ETR模式(a) CMP对CMP比率和(b)后铜wet-etch过程与腐蚀时间。
图6显示了铜电解沉积ETR结构的横断面图像的宽,细RDL混合模式。快铜填充是可能的在狭窄的沟渠结构细RDL和小电镀槽通过模式,因为加速器是专注于大曲率的铜表面增长地区,它降低了曲率[8]。最初,这通过灌装原理是通过在SAP方法仅适用于小,但在双波纹的过程也适用于狭窄的槽结构。然而,通过填充不工作的大沟宽RDL因为没有地区大曲率集中加速器物种不包括海沟角落的部分。因此,电镀速率海沟底部几乎与顶面和一个厚覆盖层顶部表面填补宽RDL是不可避免的。因此,大量的铜CMP是必需的。
双波纹的铜CMP过程过程通常是由3步骤3 CMP压板:(1)散装铜去除、(2)铜抛光(3)障碍和氧化层去除。ETR过程中,除铜过程简化,结合铜CMP和单个CMP滚筒wet-etch过程。该方法有利于降低过程成本和提高流程速度。首先,除散装铜进行高速铜CMP过程使用单个CMP滚筒。几乎4μm铜覆盖层迅速删除了900 nm /分钟去除率。在这种情况下,CMP一致性的精确控制是困难的在整个晶片区域。因此,对cmp完成大部分铜移除整个晶圆的表面是不可避免的和作用停止层是重要的防止金属对cmp相关问题如over-dishing或消失或介质层。图7 (a)展示了晶片区域统一控制和凹陷的深度不超过90 nm无论对cmp比率,因为CMP-stop层限制了对cmp。
铜渣仍在CMP和阻挡层是通过成本效益wet-etch过程,通过相反的步骤。铜渣显然是被铜wet-etch过程。此外,额外的铜RDL高度控制是有可能的,因为铜碟形可以由etch-time统一控制,如图7 (b)。最后,阻挡层也显然被标准wet-etch过程。
S-SWIFT示范与ETR执行标准S-SWIFT装配流程如图8所示[1]。四层的ETR堆放在硅片和无铅焊料μ-bumps ETR电镀上。与ASIC和hbm对齐Multi-chipsμ-bumps和附加质量回流的过程。接下来,毛细管under-fill ETR和multi-chips之间进行。这后,模具过程进行一种环氧模具化合物(EMC)连接芯片和mold-grinding然后进行公开多个芯片接触热界面材料(TIM)。第二个载体的晶片连接在前端HDFO UV-detachable胶粘剂和背面晶片被wafer-grinding和删除dry-etch过程形成了铜柱背面。后铜柱和无铅焊料电镀,承运人的晶片被紫外激光和圆片看到过程。单个模块连接在基质层和一个under-fill材料应用模块和衬底之间。然后,盖子的正面S-SWIFT模块附带蒂姆材料和焊料球是在背后。
图9显示了连续的图像S-SWIFT装配过程。即使使用了SAP的标准装配参数没有任何修改,S-SWIFT组装成功证明没有任何问题。如果RDL制造不同的方法和不同的有机绝缘材料被用于HDFO模块,他们可能不会明显影响装配过程由于机械特征的细微差别和可用的包结构面积。是确定所有肿块在芯片和基板被连接在HDFO模块通过横断面图像如图10所示。虽然不是摘要,也证实了x射线衍射分析和扫描声断层扫描(坐)。因此,可以得出结论,multi-chips的异构互连和衬底和ETR通过S-SWIFT包装。
图8:S-SWIFT流程流。
图9:光学图像S-SWIFT示范:(a)层ETR形成后,(b)与连接芯片模具研磨后,(c)后HDFO模块连接在衬底和(d)盖子连接在前端和球后附件S-SWIFT包的背面。
图10:用层ETR S-SWIFT模块的横断面图像。
自种子层周围的三个面孔ETR作为屏障,ETR具有的结构的可靠性受到电流的影响,热量和湿度。尤其是层防止铜离子迁移到钝化层在偏置电流高加速应力试验(BHAST)。
两层的ETR梳结构电路制作验证铜离子迁移特征。BHAST进行96小时用梳子电路之间的3.3 V应用85%的湿度和130°C条件。一个原型有机介电材料是用于测试。BHAST之后,大部分的梳子电路被做空铜离子迁移从ETR没有阻挡层(表1)。
表1:B-HAST测试结果与有机介质膜工艺条件。
有机介质材料内部的铜离子迁移现象在BHAST类似于电沉积金属[9]。铜阳极的梳子电路是由3.3 V的阳极电位和电离迁移到阴极的梳子电路通过水在有机介质材料与温度过程的支持。铜离子被减少到铜阴极电位阴极的梳子电路。这连锁反应使梳子电路之间的树突铜电极,它导致了失败。最初,反应可以通过控制反应物的扩散控制。首先,工艺条件控制,防止水吸附在聚合物。因此,吸水率下降和最佳工艺条件。接下来,介电材料进行了改进,以防止电离的铜阳极的潜力。因此,铜阳极反应,反应物的扩散水被抑制。结果,如表所示,BHAST通过用改性有机介电材料和制作样品的使用改善了RDL工艺条件。 These modified dielectric material and optimized process conditions were used to successfully demonstrate the viability of an S-SWIFT package with 4- layer RDL.
表2:B-HAST测试结果与有机介质膜工艺条件。
可靠性测试进行评估S-SWIFT ETR结构方案。所有条件可靠性测试包括水分浸泡4级(MSL4),温度循环试验条件G (T / C G)无偏高加速应力试验(UHAST)和高温存储(高温超导)测试执行电平标准。如表2所示,所有样本T / C G 1500年通过周期,UHAST 360小时和1000小时高温超导。
嵌入式跟踪RDL开发作为一种先进的高密度RDL制造过程扇出包装利用一种新型光刻技术,减少周期时间和结构优势。它提供了一个有效的方法来实现多层rdl的不到2/1μm线/空间,通过捕获垫。ETR叠加功能已被证实的6层的平整度RDL层。创新在均匀涂层等单元过程技术,CMP和wet-etch制造ETR执行的。通过努力修改介电材料和优化工艺条件,既可以提高可靠性。
最后,S-SWIFT包装成功证明了ASIC的异构集成和hbm ETR技术倒装芯片组装。与会单位通过行业标准组件级别的可靠性要求。
SangHyun金、研发;JinSuk宋、研发;YunKyung宋、研发;YunKyung宋、研发;安靠韩国JinYoung Khim,研发。
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