一种缩小设计尺寸和力度的方法，具有更少的边距和更少的脱角。
作者:Magdy Abadir, Padelis Papadopoulos, Yehea Ismail
功耗仍然是高性能移动电子产品的关键设计指标。为了满足激进的功耗预算目标，如今的芯片需要在极低的功耗水平下运行，这增加了关键信号对电磁(EM)串扰效应的敏感性。
由于低功耗SoC的噪声裕度要小得多，在功率传输网络(PDN)上引起振铃的少量开关活动会对芯片的性能产生不利影响。
在当今的前沿设计中，时钟和配电网络是集成电路故障机制的主要贡献者，例如抖动、时钟倾斜、电迁移、耦合噪声和配电下降。因此，性能和风险规避都依赖于时钟和配电网络设计的鲁棒性，使得感应效应和磁效应的精确建模成为基本要求。
例如，考虑一个配电网络，它正在为一个具有高电流需求和非常快的开关活动的数字块供电(即，在非常快的瞬态中吸收大量电流)。这样的活动将导致在配电网络(PDN)上的振铃，这与电感(L)和开关活动的速率(di/dt)成正比。随着开关活动的增加，振铃的幅度将增加，以及通过与PDN耦合的关键和/或敏感高频信号上的噪声水平也将增加。
功率由动态功率和漏电流组成。动态功率取决于总负载电容、电源电压和工作频率。降低这些参数中的任何一个都会导致较低的动态功率。但是一种常见的PDN设计方法是插入足够的decaps来过滤网络上的峰值，这些峰值是由于同步开关噪声造成的，可能会在时钟边缘产生较大的电流峰值。漏功率是由电源和地之间的电流路径引起的，当CMOS门的NMOS和PMOS通道在输入信号的上升和下降时间同时打开时。
仅根据RC时间常数就可以建立PDN模型并确定脱扣位置和尺寸。然而，在大多数PDN设计中，LC时间常数占RC时间常数的主导地位，因此忽略感应效应会导致严重的过设计。包括LC时间常数将导致更小的尺寸和更少的脱扣次数，这反过来将显著降低总脱扣和总动态功耗，以及泄漏电流。
要满足当今芯片的低功耗需求，需要精确完整的电感和电磁互连模型，并全面了解电磁串扰对PDN的影响，这需要成为物理设计过程的一部分，从设计周期的早期到签字。
帕德里斯·帕帕达普洛斯是Helic公司的工程总监。Yehea Ismail是埃及开罗美国大学电子与通信工程系的教授。
|
|
|
|
|
|
|
|
|
|
留下回复