时间异常强大的工具在正确的手,但是他们在指定一个错误会导致芯片失败。
时间异常通常用来满足时间目标同时实现设计。这些异常通常包括异步路径像时钟域交叉(CDC)或同步路径时间在哪里无关(例如,set_false_path命令署或可以放松在署(例如,set_multicycle_path命令,指示静态时序分析(STA)和实现工具提供额外的灵活性以满足时间要求沿着这些路径。
实现工具,如合成和地点和路线利用这些信息来更好的优化实现,实现更好的地区,时间、力量或routability。虽然时间异常强大的工具的实施工程师,任何错误在指定芯片会导致失败。在本白皮书中,我们将讨论不同类型的异常和描述如何使用系统的验证方法避免陷阱。最后给出了一些实验结果。
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