看看许多方法栈的芯片。
杰瑞Tzou最近介绍3 d织物技术都是摩尔多。台积电等专业技术RF和eNVM,但这是一个通用的基础技术超大型数据中心,移动,和人工智能。
杰里开始使用chiplets的动机和异构集成芯片。在下图中可以看到左边,死于节点N可以混合着死于早些时候(便宜)节点。这可以导致更好的成本和上市时间。
台积电3 d集成技术,它有三个主要品牌3 dfabric名义。这是两个后端技术,CoWoS (chip-on-wafer-on-substrate)、信息(综合扇出),和SoIC (system-on-integrated-chips)。这些都有不同的成本和技术有不同的期限。
CoWoS是最成熟的,已经用了十年。是chip-last技术和最适合非常高的性能设计,特别是如果他们跑到十字线大小限制。信息是一种chip-first技术,适合更小、更高度集成的设计。最新的技术,去年宣布,是SoIC 3 d堆叠技术与两个选出各自喜欢:chip-on-wafer(牛),多个不同大小的芯片可以组装,和wafer-on-wafer(哇)加入了面对面的两个晶圆。哇有两个缺点:模具需要是相同的大小,以便他们排队当晶片是融合的,事实上,这个过程不涉及known-good-die (KGD),所以任何死,不收益率将会采取相反的数量好死。
有一个新的InFO_B (bottom-only)与现有InFO_PoP允许LPDDR DRAM包叠加在合同管理器(相对于台积电)。这是有时需要客户的供应链模型需要它。新InFO_B提高性能与deep-trench-capacitor (DTC)和较低的寄生。它可以用更严格的场地的房子更大的芯片。这是优化的移动芯片最小的形式因素。
InFO_oS(衬底)是针对“HPC应用程序。现在可以去分划板的两倍大小,计划去分划板的2.5倍大小,以及相应的高容量和速度。这将是合格的,台积电预计今年晚些时候有十多个产品使用它从四个多客户(2021年底)。
还有另一个更大的InFO_oS与一个巨大的110毫米,110毫米衬底,5 RDL层,C4距130嗯。它有一个相当标准的chiplet方案有两个逻辑死和8 I / O死。它通过早期评估的可靠性。他们希望这个配置覆盖广泛的平面布置图和包装尺寸。
CoWoS是主要针对在HPC应用程序需要集成先进的逻辑和HBM。台积电预计超过100产品tapeouts超过15客户到2021年底。厚互连金属和eDTC提高生产性能。目标是保证今年年底3-reticle大小。
减少CoWoS上市时间,台积电是引入CoWoS-S明星(标准结构)。它有100%的成功率在2020年明星采用者。今年它将明星扩展到更大的分划板平面布置图。采用星的速度在2021年将增加4倍。计划将这个标准InFO_oS方法,。
因为HPC设计可能消散数百瓦(甚至超过一千)需要良好的热解决方案,与各种各样的热界面材料(蒂姆斯):凝胶,电影,或金属可以降低包热电阻率高达85%时使用有盖子的包装设计。
正如上面我提到的短暂的,SoIC包含两个基本技术有不同的权衡。
哇,资格是在今年年底。牛,N7-on-N7应该限定在第四季度N5-onN5在3 q 2022。SoIC路线图如下图:
杰里裹了一个地图,先进的包装和测试生产地点。最近,AP6,正在建设中,预计在2022年晚些时候开始操作。
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