比较3流程处理的鲁棒性变异看到哪一个最低处理失败的可能性。
Sub-5纳米逻辑节点需要一个非常高水平的创新来克服固有的房地产的限制在这个设备密度增加。增加设备密度的一种方法是看设备垂直维度(z)和设备堆叠到彼此代替传统并排。附加磁场效应晶体管的制造(CFET)技术可以直接通过捏造n-MOS晶体管p-MOS晶体管,反之亦然。这种架构需要新的金属布线设计和权力Rails埋在衬底(BPR)。设计将是破坏性的,需要开发特定的新介质选择性沉积在金属等处理步骤。在这项研究中,我们使用Coventor SEMulator3D平台3 CFET参考设计/流程理解从交互风险一旦第一面具tape-out和/或晶圆开始。每个流程相比,是有特定的Si衬底类型:开始批量,绝缘体(SOI)和双绝缘体(DSOI)。我们比较3流程过程变化的鲁棒性和识别处理失败的可能性最低的一个。
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