由凯瑟琳德比郡
这是一个中央集成电路扩展的问题。而晶体管延时下降通道长度,互连延迟上升。90纳米技术节点上晶体管延时约1.6 ps,而1毫米长互连线增加了5×102ps, 22纳米的节点也是估计晶体管延迟0.4 ps,但互连延迟约1×104ps。
更小的晶体管更快,而互连电阻上升的截面线下降。表面散射,晶界散射,和更高的扩散阻力障碍导致RC延迟。降低互连长度通常是作为三维一体化的益处,但重要的是要考虑我们是否有减少董事会层面的长度,或者电路级互联。
三维集成在矽通过(tsv)主要影响芯片之间的互联,因此降低了电路板面积。通常实现的,这种方法栈几个内存或其它芯片垂直着陆tsv上芯片到传统债券垫在较低的芯片上。堆栈中的每个芯片代表一个完整的二维设计,与所有的电路级互联。
相比之下,单片3 d提出真正的3 d设计集成中,堆栈的层设计为一个单元。分区设计适当允许全球互联垂直和水平,用较短的电线。更少的区域需要中继器和类似的元素;低硅总面积。莉莉周和同事华盛顿大学的显示(ICCD 2007),多层设计可以减少硅面积一半和总互连长度的三分之二。
单片的3 d方法取决于层——类似于在转让技术Soitec绝缘体的晶片堆栈薄的硅设备层。因为通过这种结构只需要通过活跃层,它们可以远小于传统的tsv,尺寸只有3 x大于互连层顶部。公司宣称,对于许多应用程序,他们的方法提供了一个扩展好处相当于一个流程节点,没有非凡的工艺和设备成本。这是一个有趣的可能性,但很难评估,直到它已经意识到硅。
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