将芯片的工作吗?

IP是越来越好,但整合的挑战越来越糟。

随着soc IP块数量的增加在每一个新的流程节点,那么的困难让他们一起工作。在某些情况下,这可能意味着额外的代码和一个轻微的性能对权力和性能。在其他情况下,它可能需要更有力的措施,从re-spin新架构不同的IP。

为了解决这一问题,集成商和芯片制造商正在推出许多不同的策略和方法,芯片他们一样独特而多样的建筑。有时这些方法工作得很好,有时他们没有。但变得明显,基于深度访谈与数十名工程师过去12个月进行的,是一个重大转变正在进行中在芯片制造商和服务提供商如何接近IP集成和知识产权行业是如何服务于客户基础。

其中常见的主题出现了:

风险评估。在每个芯片制造商的名单首位的是他们承担多大的风险通过添加IP SoC。这种数字运算是最初的商业IP业务,所以利润丰厚。如果一块不区分设计,没有理由建立一个处理器内核或内存控制器或标准接口,有很大可能有人专门从事IP可以做得更好,更快,更便宜。

问题是,块的数量在一个SoC增长速度超过能力的工具和标准自动化这个过程。上周在IEEE发表演讲,节奏同事说可以有超过120个独立IP块16/14nm,甚至会有更多的在10纳米。不可能完全描述这些阻塞对其他的方式,尤其是内部开发的IP可能是写一个不同的过程。

“我们一些常规的事情处理不正常工作,”达伦·琼斯说,高级主任处理器系统设计和验证赛灵思公司。“IP供应商验证我们,SoC集成商,需要什么?这仍然是一个挑战。有各种各样的质量。有各种各样的方法。我们有了更多的ip集成,多时钟域。我们作为集成商的工作是一个更大的挑战。”

琼斯指出,在IP选择阶段,这是非常高级,创建一个与集成阶段脱节。“在实施层面,很多IP供应商得到足够接近,我们可以很好地集成。它可能并不完美。但这是一个挑战。我们需要加强IP供应商帮助我们与我们的集成挑战。”

这里有两大并发症,可以破坏任何风险评估。首先,它是常见的芯片制造商试图伸展内部开发的IP从一个设计,其中可能包括推动它到下一个流程节点或从一个铸造的过程下(40 nm)后的效果并不好。内部开发的IP如何玩商用IP始终是一个巨大的未知。其次,商业IP供应商不知道当他们发展他们的产品将如何使用它或IP块将是下一个,所以他们为广泛预期的场景描述。仍然需要集成商和芯片制造商所出现的错误进行一些猜测在他们的特定的设计,最好的方法就是老式的尽职调查。

“实施知识产权的挑战之一是确保它是当集成到完整的解决方案,”史蒂文说哇,解决方案营销的副总裁Rambus。“过程几何图形继续萎缩,过程约束和影响从邻近的街区可以影响一个IP块功能。我们看到越来越多的挑战不仅与设计功能的正确性,而且在芯片内保持良好的信号完整性和电源完整性和系统作为一个整体。很重要的是要了解目标环境在设计现代IP块。”

这是困难的部分,它需要时间,资源,经验,和相当多的假设可能是也可能不是正确的。

“我们跟IP供应商了解他们如何验证和测试芯片,他们的IP的特点是,以及他们如何锻炼电压、过程,和温度,”普拉萨德说,萨勃拉曼尼亚,设计技术的副总裁eSilicon。“这样你知道缺点,可以评估风险。如果是风险太大,我们可能不会使用它,或者我们可以创建自己的测试芯片的IP。然后,如果我们不满意,我们可以改变规格,有不同的IP。但IP的大问题是总是角情况下,工作99%的时间。你需要准备的惊喜。”

这仍然是一个巨大的进步与第三方的知识产权从十年前,当时不确定是否会工作。公司收购IP的故事,花更多的钱,让它的功能比IP的价格并不罕见。现在的挑战是在集成的细节,而不是试图了解知识产权的内部运作,使其功能。

“IP曾经是像一个跳蚤市场,那里有很多的不确定性在你买了什么,“节奏的再生草说。”然后进入一个IP仓库,不灵活。新模型是由应用程序。”

权力的问题。而商业IP供应商多年来一直鼓吹低功率的需要,直到智能手机的普及在这十年的早期,低功率才是最重要的消费市场。在数据中心的世界里,直到把它电费在企业重组CIO的管辖范围,而不是在世纪之交设施经理,更高效的计算成为一个要求,只有在过去的几年中重点从服务器利用率转向更高效的服务器架构。

在芯片级、电力问题有许多flavors-leakage当前40岁和28 nm, 16/14nm动态功率,热影响,权力相关噪声和信号完整性、防静电,电迁移从块打开和关闭,电力高峰,力量流失不间断IP。的例子不胜枚举。但对于IP,这些问题可以作为一个IP块与复合,即使它只是一般接近另一块。

“过去,当我们缝在一起,力量不是一个问题,”肖恩·史密斯说,CAD建筑师在软的机器。“但现在随着soc,构建“诱导多能性”的概念,只是把它们不是相同的。还有很多工作要做。复杂性是上升,行业到目前为止还没有找到一个有效的方法来处理。”

至少部分问题是,权力是一个全球性的问题,而专注于IP历来多包含。应用程序的开发人员为移动设备处理器已经弥合这一差距在过去的5年,但是其余的市场刚刚开始接触这个问题作为主流移动到55岁,40和28 nm设计。

“传统上,IP供应商担心他们的IP是否尽可能低功率,”劳伦斯Loh说节奏组主任。“但时钟门控和电力领域,面临的挑战是确保整个作品。我们必须真正思考的力量。我们看到它发生,但有点慢比我想象的要厉害。”

的一大变化就是加旁注。特征尺寸越小,更多的保证金可以成本绩效和能力,这意味着IP选择在每个新节点和集成变得更加困难。尤为严重的挑战为公司发展努力IP 10、7和5海里。

“如果你把面积太多关键规则的改变,你可能需要重新设计的IP,”罗伯•艾特肯表示,研究员手臂。“如果你不把它的话,你的IP可能没有竞争力。我们已经预测方法的最佳猜测四模式和EUV的影响。对于标准电池,如果你使用这个过程,相对的CPU性能影响什么?我们工作得很好。”

艾特肯指出,增殖过程,应用选择性和仔细,非常有助于避免手指指向如果出现错误在设计中——即使它比旧的节点更严格的定义。“对于SRAM,你想确保你的描述与某些属性是Vdd的10%以内。如果你的I / O的变化,至少在IP将继续工作。”

本系列的第二部分将讨论EDA和IP供应商是如何接近这些问题,和IP集成整合将产生何种影响。