确保eFPGA时机是相同的质量和准确性ASIC流签收。
一个eFPGA SoC是一个艰难的IP块。大多数soc由硬IP块的集合(RAM,并行转换器、phy…)和剩余的逻辑构造使用标准的细胞。
eFPGA的计时结果的接口与其它标准ASIC芯片设计利用时间签收流hard-macro:只要输入/输出/从eFPGA都以失败告终,不改变接口的时机eFPGA无论其内部配置。它看起来就像集成,一个内存块。
在eFPGA,时机是由eFPGA供应商提供的工具。
有两种方法构建eFPGA数组:
一个eFPGA是一个非常复杂的结构来决定时间。逻辑可编程互连是可编程的。任何附近地区的输出可以被路由到任何附近地区的输入。如果有10000 eFPGA附近地区,每个附近地区可以有连接到其他10000附近地区共有1亿种可能的连接!对于任何给定的RTL,当然,只有一小部分的这些可能的连接实际上是成立的,但可以使用这些连接在另一个配置。
这种可控的,时机分为阶段。路径从一个附近地区到另一个附近地区由多个互连组成部分:从附近地区的输出一个开关另一个开关然后另一个开关,等等,直到最终到达另一个附近地区的输入。
时间必须为每个互连段特征,和每一个输入/输出关系的每一个开关,所以时间可以建立一个路径。
即使是在一个相对较小的eFPGA 10000附近地区,有超过100000互连段和交换机。
在一个完整的定制设计,香料模拟做的所有段为每个电压/温度/过程组合所需的——一个非常重要的计算任务。
在一个标准电池eFPGA设计,更加容易和更加可靠。的时机完成签收,台积电设计,使用时机台积电细胞库和TSMC-qualified库提取流动细胞延迟,连同TSMC-qualified wire-RC提取流(独有,StarRC)互连延迟,和TSMC-qualified签收时间流(黄金时段/颞部)。
为细胞模型,它应该包括:
线模型(T16FF + / FFC):
自卫队延迟(标准格式)从这些签收文件生成质量,台积电合格的细胞和线模型。使用黄金时段/颞部,自卫队文件给计时信息生成各个角落的所有标准电池和互连段eFPGA数组。
对于Flex Logix EFLX eFPGA,因为使用瓷砖,自卫队文件做在瓷砖层面,占所有intra-tile和inter-tile线部分。自卫队文件是用于创建EFLX互连延迟模型,扩展到所有数组大小从1×1到最大允许的大小(7×7或更大)。其他标准电池eFPGAs提取的文件必须在完整的阵列级别,需要更多的计算时间。
使用这种方法的eFPGA时机和客户的一样的质量和准确性ASIC流签收。
此外,eFPGA时机模型根据实际硅进一步进行验证确认的准确性,就像最近完成了TSMC16FFC EFLX4K逻辑和DSP核的7×7数组在台积电在线上传了现在。
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