分层DFT解决了当今大型soc在DFT、模式生成和诊断方面的许多最大挑战。
简化复杂问题的一个行之有效的方法是把它分解成小块。在当今大型复杂soc的情况下，这意味着使用分层方法来设计区块，然后在顶层组合结果。虽然这听起来很明显，但在块级别执行一些任务(如DFT)并将其顺利地转换到顶层并不总是实际或技术上可行的。但是今天，层次DFT是一种经过验证并被广泛采用的方法——如果您只采用一种方法来显著改进复杂soc的DFT、模式生成和故障诊断，那么它应该是层次测试。
分层DFT扩展了通常用于大型SoC设备的前端和物理设计步骤的分治方法。它是实现所有DFT-BIST并在核心级别扫描逻辑和内存的一种方式，但也可以为一个核心或一组核心执行模式生成和测试模式验证(图1)。一旦核心级别的工作完成，测试模式就不必在顶层重新生成;它们会自动被重新定位。对于顶级测试，然后分别测试核心和芯片级粘合逻辑之间的互连，并将所有测试模式的覆盖率合并到单个综合覆盖率报告中。
图1。一种具有两层DFT的设计，一个封装的Arm Cortex-A75核心和顶级逻辑。
分层DFT降低了测试成本，并通过一些明显和不那么明显的途径加速了DFT的实现。其一是它有助于管理较大的设计尺寸。随着网络列表的增长，DFT插入、模式生成和诊断的运行时间也会增加。处理核心级别的部件可以解决这个问题。作为一个很好的副作用，分层DFT还减少了模式计数，这进一步减少了ATPG和诊断时间。
与长运行时间相关的是大型设计对计算资源的压力。加载用于DFT、ATPG、模式验证或诊断的顶层设计可能需要数百gb的内存，这会使所有内存不足的机器处于空闲状态。按层次分解设计，测试过程可以有效地分布到更多的机器上。
将DFT工作分解到核心可以将ATPG和诊断的运行时和内存需求降低5 -10倍。
分层DFT通过“向左移动”为设计流程带来了另一个好处。这是让你别挡着胶带的暗号。扁平DFT方法将太多的DFT工作延迟到全芯片网络列表验证之后，将其直接置于带出的关键路径上。对网列表的任何后期更改都意味着重新启动ATPG进程。在内核上执行RTL级别的DFT工作可以打破对冻结的全芯片网络列表的依赖。一旦核心功能完成，您就可以使用所有DFT逻辑、核心级时钟、包装器链以及模式验证来创建一个核心“完整DFT”。在一个核完成DFT后，它被表示为一个灰盒模型，以减少内存占用。在只需要边界逻辑的任何情况下，如扫描模式重定向和芯片级测试(图2)，灰盒模型可以用来代替完整的核心网表。使用IJTAG网络，核心就是即插即用的组件，可以在任何更高的层次结构级别上重用。作为使用IJTAG网络的额外副作用，设置测试模式不再需要手动完成。
图2。在分层DFT中使用父occ和子occ。
层次DFT还能做什么?是的，它还有更多的好处，值得单独的博客来讨论，包括更好地使用(通常有限的)芯片引脚，因为内核可以分阶段测试。这种能力是高度可伸缩的;根据需要使用尽可能多的测试阶段。分阶段测试还可以减少热点和测试功率。
有什么秘密?分层测试是有成本的，这些任务在平面方法中是不需要的，比如流设置、创建IJTAG网络以及向核心添加包装器链和芯片上时钟控制器(occ)。这些“启动”成本一旦到位，就能轻松收回成本。
虽然分层DFT改进了大型soc测试的许多方面，但它也有一个DFT工程师可能不会考虑的重要下游效应。它显著提高了体积扫描诊断的吞吐量，从而更好地识别硅系统缺陷的根本原因。卷扫描诊断是基于模拟的，因此设计大小对运行时和内存需求有直接影响。通过分层DFT，扫描诊断可以在核心级别进行，而不是在整个芯片上进行。较小的诊断作业可以有效地分配到更多的机器上。结果:更快的诊断，更好的物理故障分析，更快的改善路径。
分层DFT在顶级半导体公司的许多设计中得到了验证。此外，有参考流程和测试用例可用来演示Arm核心和RISC-V核心上的分层DFT。
通过采用分层、分而治之的方法进行测试，许多顶级半导体公司已经在DFT实现、模式生成和验证以及故障诊断方面实现了显著的成本和时间节省。
有关分层DFT方法组成部分的详细信息，请下载白皮书分层DFT:经过验证的分治解决方案加速了DFT的实现并降低了测试成本”。
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