融合所需的许多解决方案。
由黛布拉Vogler
在半导体行业将面临的挑战,因为它向下移动的路径节点5阻容(RC)管理和集成。半高兴地宣布2015年半导体西STS技术项目探索这些和其他大容量生产的挑战。
据Steegen,高级工艺在imec的RC管理面临的挑战包括,但不限于:1)性能间距器和概括的联系人;2)提高金属化后端;3)空气间隙改善电容;4)自对准接触和通过进一步规模。“集成的技巧还需要提高选择性之间的不同类型的材料。你进入3 d类型的设备架构,你越需要管理RC,开始在前端与电容如何管理“Steegan说。参见图1。
图1:Imec逻辑设备路线图;设备技术特点。资料来源:Imec / ITF韩国2015年。
Steegen,他将出席半导体西方2015年,还指出,其他工艺参数改善功率晶体管的性能新颖设备结构,如纳米线、和高机动材料,比如通用电气和III-Vs。此举从FinFET纳米横向线将是渐进的,她说,和趋势通道材料将外延材料改善应变,即。通用电气,汞灯,III-Vs。“如果你把所有的混合,你会得到一个相当清楚的观点从10到5 nm。”
具有成本效益的模式
Steegen还告诉半10 nm节点是理想的节点引入EUVL(图2)。“当你介绍EUV 10海里,你可以去一个接触对几乎所有的临界水平,“Steegen说。“该行业面临的问题是,10 nm到达HVM,可以插入EUV仍然是一个降低成本司机吗?“把EUVL的状态,她指出,最近的新闻发布关于16 nm(用于铸造厂)和14 nm (IDMs)将这些节点在早期的生产。所以在10纳米,她预计早期产量在2017 - 2018年的时间,和HVM在2020年。“还有一些时间让EUVL HVM。”
图2:Imec逻辑光刻技术路线图。资料来源:imec / ITF韩国2015年。
Imec做了一个完整的N10浸多模式与EUV评估调查模式技术之间的权衡。“这是可行的插入EUVL在最关键的水平以后N10生产周期,“Steegen指出。“如果一个0.7 x班轮实现7海里,EUV需要避免更大更复杂的多模式集成和成本增加。“Imec完整EUV评估过程中插入fully-scaled N7和它们的技术节点她告诉半。“我们认为这个行业仍然有时间继续EUVL已经取得的进步,特别是对吞吐量。”
至于快速模式技术- DSA(定向自组装)Steegen指出,虽然已经取得了很大的进步,需要进行大量的调查,最值得注意的是,defectivity和对准精度,以及设计规则和集成。她预计,可行性检查站DSA在节点7今年晚些时候将在imec完成。“我们应该能够证明这些检查点今年DSA在一定的水平,但是,是行业的决定很快就将它捡起来不同的流程流,“Steegen说。
5 nm的路径:创新在许多步骤
Steegen告诉半路线图(5 nm)总结在一行程序是不可能的。“Imec使路线图5 nm通过众多的过程特性与设计密切共同降低到所需的动力性能和成本的权衡,“Steegen指出。“我们相信,我们已经确定了积木让路线图从10超出5海里。但这不是一个解决方案的事情——这是许多事情需要一起。”
半导体西2015将一个Steegen——加上胡安·雷伊,老主任,口径工程和导师图形和Harmeet辛格,公司副总裁林研究——在“扩展晶体管:HVM解决方案低于14海里;去5海里“周三会议,7月15日。学习更多在www.semiconwest.org。
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