通过基于总线的分组测试交付减少测试时间。
一些新的测试设计(DFT)技术实现起来困难、昂贵或有风险，但提供了显著的好处。其他技术很容易实现，但改进很小。是否(或何时)采用新技术的计算包括考虑当今DFT的压力——设计复杂性、硬布线扫描通道缺乏灵活性、相同核心和平铺设计的扩散。未来的挑战——重复使用高速IOs进行扫描测试，测试3D ic，以及增加带宽进行非扫描测试——也应该被考虑在内。
我们已经证明，采用在基于总线的网络上以包的形式传递扫描数据的新方法对于解决当前和未来的DFT挑战既简单又重要。许多领先的半导体公司都同意并已经实施了分组测试技术。
西门子的分组测试Tessent流扫描网络的采用者现在已经完成了SoC设计，并正在分享他们的故事。他们的经验表明，Tessent流扫描网络(SSN)提供了良好的自动化、与现有DFT和设计流程的兼容性、适用于所有设计类型的通用架构以及坚实的现场支持。SSN的具体好处包括将DFT开发时间缩短一半，简化路由和定时关闭，并将测试时间和测试数据减少4倍。
您可以从博通公司而且英特尔在2021年国际考试大会上进行了在线考试。
Broadcom Central Engineering设计cpu;一些针对非常低功耗的应用，另一些针对高性能应用。它们通常具有多个电压域、1-3 GHz频率和许多实例化的核心。挑战包括低功耗测试、高速设计和测试成本管理。他们被要求为同质多核高速CPU块实现一个可扩展的测试解决方案。
Broadcom在12个相同cpu的设计上实现了SSN，运行频率超过2.5GHz。他们发现，使用SSN测试相同的内核可以减少15%的总体测试时间。还有一个显著的电力效益;当并行测试12个核时，他们的Shmoo图显示SSN和EDT之间有30mV的差异。这对于SSN来说是可能的，因为移位和捕获是在同时测试的核上独立完成的，如图1所示。对于SSN，无论同时测试1个核还是12个核，功率没有差异。最后，使用SSN，他们能够以两倍的频率运行shift(减少2X测试时间)。
图1:独立捕获减少了测试时间，并允许并行测试更多的核心，而不超过功率预算。
观看博通首席工程师Srinu Alampally在他的ITC演讲中解释他们如何实现SSN，并分享高速多cpu设计的硅成果，用SSN加强3GHz设计的测试．
在2020年的ITC上，英特尔将SSN方法与传统的pin-mux方法进行了比较，发现测试数据量减少了43%，测试周期减少了43%。实现和测试重定向任务要快10到20倍。
在ITC 2021年，英特尔设备开发小组描述了他们的SSN在多模具设计上的实现，其中使用不同测试织物的不同模具具有相同的IO。其中两个模具使用SSN，另外两个使用定制的测试织物。这种方法允许他们在一段时间内逐步采用SSN。根据他们的介绍，实现很简单，只需要定制面料就可以了。设置IJTAG需求花了一些时间，因为这对他们来说是新的，但是他们发现ICL(仪器连接语言)提取是一种非常有效的验证形式。通过模式重定向和并行测试多个核心，他们发现效率提高了2倍以上。SSN能够自动调整带宽，如图2所示。每个条表示同时测试的核心。总测试时间取决于循环次数最高的核心。SSN会自动将更多的测试资源引导到需要更多数据的内核上，从而产生右侧所示的场景。
图2:SSN通过为需要更多测试数据的核心分配更多带宽来减少测试时间。
英特尔首席工程师戴夫·德纳特在他的ITC演讲中描述了他的团队使用SSN的经验，SSN在大型多模SoC上的实现．
不同于将扫描测试数据传递给核心的传统方法，其中每个核心都需要与芯片级引脚的专用连接，SSN通过共享总线以包的形式传递扫描数据(图3)。这创建了一个非常高效且可调的系统。设计人员不需要为每个核心分配固定数量的扫描通道，也不需要担心潜在的路由拥塞。
图3:流扫描网络结构。蓝色的线是高速总线，它携带扫描数据包进出每个块。小方框是主机，小蓝线是本地生成的DFT信号。绿线表示通过IJTAG进行的配置。
SSN通过一个统一的网络传递扫描测试数据，该网络连接到设计中的所有核心或块。进出芯片的数据看起来不像传统的扫描测试数据，而是以包的形式组织，并在每个核心上转换成更传统的扫描数据。
使用SSN，测试控制器是本地的;核心级主机节点在本地生成DFT信号，确保从总线拾取正确的数据并发送到扫描核心的输入，并将输出数据放回总线上。基于利用IJTAG (IEEE 1687)基础设施的简单配置步骤，每个节点都知道要做什么以及什么时候做。
流扫描网络是第一个商业化的包化扫描测试的全流实现。自引入该技术以来，业界采用该技术的速度比任何其他类似的变革性DFT技术(包括嵌入式确定性测试(EDT))都要快。
额外的资源:
技术论文:流扫描网络:一种不妥协的DFT方法
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