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盖尔·艾德

盖尔·艾德

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Geir Eide是Siemens EDA的Tessent测试产品的产品经理。他的工作重点是诊断、良率分析和硅调试。他曾在设计自动化和半导体测试行业担任测试设计、半导体测试和调试相关职位。他拥有加州大学圣巴巴拉分校电子和计算机工程学士学位和硕士学位，并拥有挪威哥尼斯堡工程学院的工程学位。

作者最新文章

打包扫描数据的成功案例
通过盖尔·艾德- 2021年12月7日-评论:0

一些新的测试设计(DFT)技术实现起来困难、昂贵或有风险，但提供了显著的好处。其他技术很容易实现，但改进很小。是否(或何时)采用新技术的计算包括考虑当今DFT的压力-设计复杂性，硬布线扫描通道缺乏灵活性，扩散…»阅读更多

2021年国际测试会议上的分组测试
通过盖尔·艾德- 2021年10月12日-评论:0

在今年的国际测试大会(2021年10月10日至15日)上，西门子数字工业软件公司展示了IC测试和生命周期管理技术，以解决半导体行业现在和未来面临的关键扩展挑战。Tessent在ITC的两个主要主题是:快速采用分组测试策略来解决设计和系统……»阅读更多

分组扫描测试的时代已经到来
通过盖尔·艾德- 2021年9月7日-评论:0

几十年来，过程和设计扩展已经触发了变革性测试解决方案的采用。大约20年前，当高速测试成为一种实际需求时，片上压缩成为解决测试数据时间和容量问题的标准。在过去的十年中，分层DFT使DFT工程师能够在大型设计中应用分而治之的方法，提高了实现的工作量和…»阅读更多

分组扫描测试交付
通过盖尔·艾德- 2021年7月6日-意见:0

由于设计尺寸、设计复杂性和测试适应性的急剧增加，将扫描测试数据从芯片级引脚移动到核心级扫描通道的传统方法面临压力。为了解决这些挑战，我们现在可以选择实现一个用于扫描测试的分组数据网络，它可以比传统的针…»阅读更多

用不妥协的DFT拥有一切
通过盖尔·艾德- 2021年1月28日-意见:0

当今大型复杂soc制造测试时间的急剧增加，根源于使用传统方法将扫描测试数据从芯片级引脚移动到核心级扫描通道。引脚多路复用(mux)方法适用于较小的设计，但随着当今soc上核心数量的增加和设计复杂性的增加，可能会出现问题。下一次旋转……»阅读更多

晶体管级缺陷诊断
通过盖尔·艾德- 2016年12月22日-意见:0

每一个新的半导体工艺节点都为设计、制造、测试和故障分析解决方案的供应商提供了令人兴奋的机会。新的流程意味着要解决新的挑战，也希望能赚到更多的钱。另一方面，每当提出解决这些新挑战的解决方案时，我们很少听说这些解决方案对更成熟的流程节点有多大用处。一项技术…»阅读更多

试验与良率分析中的模式匹配
通过盖尔·艾德- 2016年6月23日-评论

众所周知，成功的收益率斜坡直接影响集成电路(IC)产品的成本和上市时间。在竞争激烈的市场中，工具和技术可以帮助公司更快地增加产量，同时还可以减少流程和设计的可变性，这可能是利润和损失的区别。虽然模式匹配技术已经出现了……»阅读更多

更清楚地了解情况
通过盖尔·艾德- 2014年4月17日-评论

扫描测试诊断是一种基于软件的方法，用于定位数字半导体器件中导致故障的缺陷。使用结构测试模式(如ATPG)和设计描述，诊断将失败的测试周期转化为有价值的数据。这些数据究竟有多大价值取决于诊断结果的质量。这一结果指向了一小群蚊帐……»阅读更多

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