为什么从头构建的工具是最好的方法来解决一个特定问题域。
失败的成本持续上升,SoC工程师看到日益增长的重要性确保他们的工作是尽快尽可能正确的设计过程。他们不能把错误从一个阶段到下一个,在那里生长的影响,而他们的原因变得更加模糊。
这个需求正在推动的转变设计探索和切换到寄存器传输级。使用RTL结果简化了集成异构IP和使它更容易检查模块与主机连接正确设计,容易检查时钟将如何跨越这些接口,而且更容易检查不同电源签名和可测试性设计。也削减功能模拟负载,尤其是设计被运用在系统级减少的状态数和必要的检查正确的功能。
什么工具可以提高RTL代码的质量才能进入模拟和通过合成?最新一代的线头技术可以处理5亿门或更多的全芯片的设计,而且还可以提供简洁的报告。时间约束管理和检查确保正确的时机块和全芯片级别,只要任何RTL的变化反映在提交设计文件。署本身需要验证正确性和一致性,和对signoff-grade至关重要分析如时钟设计跨越(CDC)。
重置分析确保设计将会在一个已知的好状态,后来迭代的设计可以用来节省芯片面积和路由资源通过复位信号的更智能的应用程序。
自动形式验证技术可以用来找到模糊RTL功能缺陷,特别是在有限状态机和根除问题如总线争用或死代码违反RTL的隐式意图。
时钟域交叉分析,如此重要的在这些天的设计重用,IP,和复杂的电源管理方案,可以使用一个正式的和结构的方法,这有助于陷阱角情况下的时间和组合功能,导致错误。
动力分析和优化技术解决问题,如复位检查、保留失败和isolation-cell分析和优化,时钟/功率控制和顺序/组合优化。这些干预措施的范围非常广,可以回到产品毛羽复核设计阶段,并明确DFT分析和优化。
在RTL的签收工作水平意味着,即使是那些没有DFT技术可以开发DFT策略和分析给他们带来的可测试性设计。
作为最后一步,重要的是要管理的方式模拟和合成过程处理未知的(X)国家抛出了打开和关闭模块,电源管理策略和复杂clock-crossing域。适当的分析,这个问题可以揭示功能缺陷隐藏在RTL级的过多的乐观情绪的影响X,并且可以减少过度悲观情绪的影响对X州后合成的影响。
但RTL还为SoC验收签收吗?clock-domain等具体问题,发展的一致性,X-propagation问题包括重置优化和可测试性设计,答案是否定的。为什么?因为尽管我们渴望消除门电路级分析,还需要签署具体问题。不幸的是,门电路级分析严重削弱EDA工具的能力和处理时间并不快。只有一流的工具可以处理的RTL和门电路级视图设计。
可以遗留RTL工具实现所需的结果,还是需要新一代的工具?
设计团队多年来一直linting-based技术用于分析设计。当问题被发现他们要么是固定或放弃的设计师。这种方法已被用于IP或块级别资格。我们现在看到试图适应这种过时的技术全芯片分析使用一个抽象模型IP块,然后做一个顶级检查。这不是一个技术签收,因为抽象过程盲目省略了块级别的重要细节。我们认为正确的方法是使用一个解决方案,架构的攻击一个特定的问题领域,以及使用一个聪明的分层方法,保留块级别的信息。这将处理RTL和门电路级视图,并将速度、容量和精度验收所需的解决方案。
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