新DFT RTL-based分层流子系统与Arm核承诺更好和更有效的测试。
现代soc正经历着持续增长能力和设计尺寸与IPs实施越来越多的子系统。这些大型的、复杂的、多核soc需要DFT策略和生成时间,有效减少DFT的努力,减少生成运行时,仍然实现目标的测试覆盖率。分层DFT使这些设计的设计和测试系统和可重复的方式。
真正的分层DFT方法将设计划分为小块,创建测试结构和模式在核心层面,然后gdp8 %的核心芯片级模式。流包括创建graybox views-lightweight模型只包括包装链,核心逻辑分离。在图1中,左边的图像显示了一个顶级平面生成整个SoC测试必须在一起。右边的图片说明了分层测试生成,每一块孤立的测试的一个包装器链。每个核心可以相互独立地进行测试,最高的水平。测试访问机制(TAM)是用于最大化通道/销带宽无论块被测试。层次实现需要更少的芯片引脚,减少了内存占用和生成运行时测试。
图1:平面分层DFT vs
分层DFT的另一个明显的好处是容易因为不需要最后全芯片网表;您可以执行所有DFT包括测试模式生成块变得可用。核心级模式gdp8 %的顶层设计,与graybox模型用于提供一个轻量级的网表核心包装器之间的互连测试链。顶级逻辑测试,只有顶级逻辑和核心间互连的网络列表是需要创建测试模式。
真正的分层DFT方法是基于智能或者基础设施为基础,具有以下特点:
采用DFT分层流是比以往更容易因为手臂和导师创建了一个RTL-based,分层流DFT参考。这个DFT流提供了一个简单的和验证层次的测试方法,高质量测试臂IP,使其更容易获得层次DFT的好处。流定义了所有必要的步骤来实现RTL-level层次DFT,利用内置的自动化,包括脚本、接口和文档。
在这个流,两个级别的DFT是基于逻辑分布的设计实现。它演示了包装部门层次DFT Cortex-A75核心和最高水平。任何类似类型的子系统与Arm内核可以参考这个流。参考流包含内存阿拉伯学者(built-in-self-test), IEEE 1149.1边界,芯片上的时钟控制器(OCC)、嵌入式压缩模式,和一个灵活的测试访问机制(TAM)最好的信道资源利用率。所有插入DFT使用导师Tessent家族的工具。与所有DFT设计逻辑插入的图如图2所示。
图2:DFT插入设计的概述。
详细流程是基于测试用例自下而上流动,从核心级RTL设计(图3),需要您通过与图像显示了每一步每一步的结果从核心级DFT DFT芯片级。
图3:所有DFT参考测试用例步骤的流程图。
自底向上流程开始与存储器BIST插入手臂A75核心,其次是嵌入式测试压缩(美国东部时间)和OCC插入,RTL。在A75核心,Tessent MBIST实现手臂的共享内存总线。因为有四个相同的A75核心参考设计,我们可以广播输入测试数据。DFT插入后,核心级合成照常执行。下一个是扫描插入和retargetable生成的核心执行。一旦核心级测试完成,参考流移动到顶层设计。
顶级DFT插入包括以下:
所有这些测试仪器很容易使用DFT规范定义的方法,一个硬件自动生成方法,该方法提供了智能默认DFT基于对设计的理解。它还为用户提供了最大的灵活性。
第二个DFT插入通过美国逻辑和OCCs补充道。下表显示了扫描配置的核心和最高水平。
| DFT信息 | 核心级 | 前 |
| 通道针插入 (输入输出): |
40:24(输入通道:输出通道) | 56:24(输入有24共享渠道核心和32通道) |
| 包装细胞 | 22专用+ 699(共享输出)+ 2031(共享输入) | N /一个 |
| 扫描链 | 910连锁,最长的有259个细胞;11包装器链 | 788连锁,最长的有259个细胞 |
基于扫描配置,增加了TAM能够利用和优化芯片上的珍贵的测试通道。相应的重新定位目标模式被定义在这第二个通过在扫描插入。它还有助于早期扫描配置计划,在这个例子中,知道全球的可用资源。
这个流自动化与一个统一的数据库,每个DFT DFT所有信息工具驻留在数据库。在接下来的步骤中,模式,平台将识别和理解DFT存在并提供智能配置基于这种理解。
下面的表显示了芯片顶层生成的结果。
| 报道 | 模式计算 | 测试周期 | |
| 被困在 | 99.40% | 17280年 | (255 + 20)x17,410 = 4787750 |
| 过渡 | 97.76% | 74046年 | (255 + 20)x74,182 = 20400050 |
| 过渡* | 97.13% | 34368年 | (255 + 20)x34,368 = 9451200 |
| 过渡* * | 97.80% | 61887年 | 16808233年 |
*显示结果在97.13%的基线覆盖率。
* *显示的结果作为子系统物理层,没有边界扫描的覆盖率损失。
这Arm-Mentor分层DFT参考流提供了一个简单的和验证测试方法对于一个SoC包含臂IP。它还显示了IP之间的伙伴关系和生态系统的价值和EDA供应商,帮助客户实现成本效益,高质量的DFT。学习更多在我们的白皮书中,流的手臂Cortex-A75 Tessent层次生成参考。
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