RISC-V获得立足点

RISC-V指令集架构,开始作为一个加州大学伯克利分校的项目来提高能源效率,获得了整个行业。

RISC-V基金会的成员名单给表明谁是这背后的努力。成员包括谷歌、英伟达、高通,Rambus,三星、微米,NXP、IBM、GlobalFoundries, UltraSoC,西门子等。

这种技术的一个关键市场,包括存储控制器与多个公司,说Krste Asanovic, SiFive联合创始人兼首席架构师,RISC-V基金会的主席。他将其描述为与记忆的集成,以及作为PCIe奴隶,插入到一个服务器,提供非常高的性能闪存。

另一个活跃的领域是向量扩展AI /机器学习。Asanovic一直在领导这一努力RISC-V基金会和SiFive为AI建造核支持向量机的学习。

“很多公司都对这个领域感兴趣,”他说。“有很多专用的加速器AI的核心部分,但硬块的问题,算法改变在这个空间速度之快令人难以置信。这是一个非常动态的区域。人希望是非常有效的,但也可编程,所以各种用例我们看到的是,公司已经有一个硬块,他们想要添加的东西互补处理大型港口,硬块不处理,或者他们想做整件事情与向量。我们致力于先进矢量扩展希望将非常接近专用功能单元,但可以灵活地攻击很多不同的算法在这个空间”。

Asanovic认为人工智能机器学习是一个大RISC-V注入点,特别是因为没有现任这个空间提供软核。“我们定义的向量扩展明显比另一种更高级的账户。一件事是导致人们RISC-V。”

图1:SiFive HiFive1开发工具包。来源:SiFive

第三个活动涉及的奴才,又名管理核心。”这些天大多数soc需要64位地址空间,因为他们有非常大的附加DRAM内存,和客户正在寻找在大型soc嵌入式控制器,它可以做家务琐事,”他解释道。“经常有许多这些核心大出类拔萃,但是他们需要一个64位地址空间紧凑。那里没有什么空间,所以64位嵌入式空间是一个地方SiFive[是]。在这个领域,Nvidia已经公开宣布他们正在设计自己的核心,但这是他们的用例,它们转向RISC-V这些微控制器”。

产品管理主管戴夫•Pursley在数字&组节奏签收,看到类似的扩散RISC-V架构。“这是到处出现,伊战,这意味着所有的市场,”他说。“很多小公司来谈RISC-V,但口袋里有一些较大的公司。这不是唯一的解决办法,他们都有利弊。”

RISC-V规范的开放促使大量开放处理器设计的发展。这些处理器适应范围广泛的应用程序,从重型的Linux服务器伯克利无序的机(繁荣)CPU、微型嵌入式32位PicoRV32微控制器,艾伦·贝克说,首席软件开发人员有限元分析软件的半导体业务单元。

“几个已经成功实现录音都在积极行动,”贝克说。“从EDA开发人员的角度来看,开放RISC-V设计提供有价值的洞察现代设计的结构,作为工具的灵活的测试用例。已经观察到的一个趋势是可以轻松配置与高层设计参数(如核心数、缓存大小)和扩展与定制的RTL模块。再加上GNU-toolchain-generated RISC-V软件提供的几乎无穷无尽的来源活动向量,使设计分析和优化更容易获得和负担。”

实现使用不同,节奏的Pursley说。“有些人只是想使用ISA的香草口味的,,你可以使用IP,还可以从许多别的来源,包括开源的。公司推动的东西远一点真正喜欢它的可扩展和可定制的。你可以删除指令,您可以添加说明。那些推动信封往往是规模较小的公司,他们正在寻找一个快速、简单的方法来得到一个定制的指令集的应用程序(如机器学习。他们想做的事情基本上是剔除一切他们可以,但同时添加几件事而在其他的激活函数,或根据应用程序结束,也许cryptofunctions,张量运算(阵列和数据空间操作)。这些都是他们想要添加的东西,取决于具体的应用程序。这是一个整洁的这种RISC-V架构。它允许您把事情和添加的东西,同时还可以使用现有的RISC-V工具链。”

Asanovic指出没有什么具体需要实现RISC-V设计工具。“我们的一个优势是我们产生Verilog凿,所以我们的Verilog很干净很容易摄取的工具。我们没有的问题,你必须找出Verilog意味着什么。我们生成非常干净,基本Verilog供应商工具,非常的所以我们不依靠新奇的Verilog特性是正确的工具,例如。这是一个好处我们从处理器与生成Verilog发电机。我们发现它实际上在后台流和仿真流程,我们发现顾客惊讶的速度Verilog出现因为我们生成这个干净的Verilog。好消息是,它几乎可以像任何其他软核心。”

许可的创新
首席执行官鲁珀特•贝恩斯UltraSoCRISC-V的吸引力之一是表示,公司可以优化核心设计为他们的特定需求。“实际上,每个人都有一个架构许可证。”

虽然一些商业核心厂商专注于低功耗,还有SoC公司优化事情为他们的特定的应用程序非常严格。例如,Codasip去年展示了如何优化指令可以大幅度降低电力,这是一个非常明显的路径SoC公司下降。

Tensilica等始终保持为需求方。区别在于RISC-V基于行业标准ISA和生态系统,而不是一个自定义的设计专有的架构中,贝恩斯说。

EDA供应商和大芯片公司多年来保持着最大的影响力量的方法是在架构级别。事实上,权力需要考虑预先设计,更容易调整设计。

“RISC-V的吸引力是可以改变指令集,您可以更改实现,你可以与不同的供应商合作,”尼尔说,营销主管部门的设计验证技术导师,西门子业务。“但是当你做任何,你必须确保它是兼容的。你必须确保事情实际上仍然工作,所以我们的绝大多数集中在RISC-V一直在验证和确认。”

了几年,组内的导师和其他EDA供应商培育新的或现有的关系RISC-V供应商,一起看着构建验证环境。“这是最大的挑战,当你看看优化RISC-V为低功率设计,或任何设计,即使是高性能、“手说。“你要确保那件事仍然有效,这并不容易。”

一个显而易见的问题是如何RISC-V设计和验证流程看起来不同于,说,一个手臂的流。在这里,最大的挑战是了解检查,并了解如何级设计,手说。“如果你觉得一只手臂的设计,你拿一个现成的手臂设计,你可以肯定,你不需要担心黑盒里面装的是什么。如果你把一个标准RISC-V IP,如果你选择一个好的IP供应商,你不需要知道发生了什么在黑盒。RISC-V不同在哪里你可以去一个IP供应商有一个宽容让他们改变什么在盒子里面添加新的指令或改变事情。然后你必须知道发生了什么在盒子里面。你必须确认,有各种各样的有趣的技巧可以应用。大多数都是建立在明晰标准验证但有专业知识和了解已经完成。任何时候有验证的挑战,有一个机会,与RISC-V有趣的是有一个巨大的风险参与改变处理器设计。然后问题就来了,你怎么解决这个风险? On the low-power side of things, when you can change some thing and get an order of magnitude or more performance improvement in your design, it’s compelling.”

例如,他回忆起在2017 DAC Microsemi表明其工程团队做了一些轻微的调整为一个物联网设计音频处理器。“这让他们63倍的性能改进,这实际上意味着他们下降到一个更老的流程节点,运行速度较慢,和有一个巨大的力量。一旦他们这样做,他们当然必须验证指令集仍然是相同的,它仍然工作和运行的软件。”

图2:Microsemi IGLOO2 FPGA架构与RISC-V核心。来源:Microsemi

不过,手断言,这是早期的架构。“所有的工作我们已经完成了验证RISC-V都通过IP伙伴或自动完成只是通过标准方法和标准环境。但真正引人注目的是,我们能做什么来让这些东西全包?当导师加入RISC-V基金会,西门子,很大一部分是了解我们可以添加价值的生态系统。我们想,一旦定义良好的依从性,那么我们可以开始提供现成的验证环境,对于那些工作。只要你能做到这一点,只要你可以定制这些核心¬——的风险,你要删除的风险通过验证,那么您可以看到更多的设计采用技术。”

真正实现预期设计的各种创业需要解决这些挑战。

“我有这个对话从实现和验证方面,“手说。“这是使一种新型的创业公司,它使公司可以做一些非常创新。您可以构建一个物联网设备使用一个开源核心或低成本的供应商。如果那个人然后是EDA供应商,和我们说,一切都很好。现在你要给我们300万美元的软件,”他们会说,“这是太多了。”的一部分,这个新类所需的工具设计的相对较小的预算,试图给市场带来创新的产品,他们可以做,因为许可成本较低。修改核心的能力意味着你现在可以开始做一些很酷的事情即使在遗留节点,这是比边缘节点,坦白说便宜很多。降低风险,您现在可以开始看到我们如何作为一个EDA公司在我们如何开始同样的创新给人们访问他们需要的工具来将这些产品推向市场。”

结论
虽然简单查看RISC-V已经存在的市场的今天,建筑市场开辟了新的选项,要么是还不成熟,或刚刚开始成为舆论焦点。设计的灵活性增加了这些领域的创新能力。但它也可以增加的不确定性和新的挑战因为一个实现体系结构可以显著不同于另一个的IP开发一个版本可能不相同的另一个工作。

RISC-V仍然是根深蒂固,以至于今天公司支持建立一个更多的选择包含在系统。虽然,它似乎不太可能将取代其他公司或处理器的设计,似乎有足够的动力和发展空间的和与其他供应商的处理器核心。但是真正履行其潜力,可能需要新的授权模型设计工具。

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