随着重设域数量的增加，彻底的硅前验证是必不可少的。
在片上系统(SoC)设计中，时钟域和功率域的数量正在增加，但由于某种原因，关于复位的讨论很少。毫无疑问，重置域名的数量也在增加;研究表明，20年前的单一重置已经被许多芯片中40-50个域的复杂网络所取代，在某些情况下甚至是150个域。复位在芯片中执行许多重要功能，从状态值的干净初始化到从死锁和瞬时错误等意外情况中恢复。开关芯片的电源管理技术也依赖于可预测的复位。
SoC器件有多种复位方式。外部施加的电源复位(POR)是最常见的，因为它可能源于用户按下按钮。然而，当硬件或软件决定需要重置时，会发生许多内部生成的重置，这些重置通常只影响芯片的特定部分。例如，唤醒一个已下电的函数从重置开始。许多这些功能都有唯一的复位，并且芯片中任何具有唯一复位信号的部分都被定义为复位域。
每当信号从一个重置域穿越到另一个重置域时，就会创建一个重置域交叉(RDC)。设计和实现重置域具有挑战性，有很多出错的机会。大多数RDC错误是不可能在制造的芯片中修复的，因此彻底的硅前验证是必不可少的。SoC团队过去常常依靠模拟来检测RDC错误，但这种方法本身就很慢，而且不完整。此外，许多内部产生的复位不容易从芯片输入控制。强大而详尽的静态RDC检查对于任何具有多个复位域的SoC都是必需的。
RDC检查的有效性有很多要求，任何想要选择用于重置验证的商业解决方案的工程师都必须认真考虑这些要求。设计能力和复杂性至关重要。一些传统的RDC工具吹嘘可以处理数百万个带有5级顺序元素的门，但这对于现代soc来说远远不够。所选择的解决方案必须能够处理数十亿个门，并执行“任何深度”的分析，包括通过流水线数据路径中常用的不可重置寄存器层的路径。
RDC解决方案必须接受行业标准的Synopsys Design Constraint (SDC)文件，以指导分析并确保准确的结果。约束指定了设计的重要属性，如时钟模式和重置排序规则。由于RDC分析在芯片开发的多个阶段运行，因此即使设计寄存器传输级(RTL)代码或SDC文件不完整，它也必须足够健壮，以产生有用的结果。事实上，RDC验证的每一步都必须使用健壮而强大的引擎。
必须能够重用现有的SDC文件进行逻辑综合和静态时序分析，从而最大限度地减少对特定于工具的规范工作的需求。RDC解决方案必须能够利用高级约束，以确定在综合或放置和路由(P&R)期间将在域之间插入时钟门控逻辑和隔离单元的位置。同样，解决方案需要能够读取IEEE Std. 1801-2015统一功率格式(UPF)功率意图文件，该文件定义了功率域和低功耗设计的其他方面。
RDC解决方案读取SDC和UPF文件时，必须以与综合和P&R工具相同的方式解释它们。RDC内部模型必须插入隔离单元、时钟门控单元和其他与功率相关的结构，以便在分析时将其考虑在内。因此，如图所示，如果RDC信号上的隔离单元阻止了信号跃迁，从而防止了亚稳态，则不会报告违反。还必须支持标准的Tcl脚本语言，以便用户可以查询设计、过滤结果并生成定制的报告。
重要的是要记住，RDC分析只是芯片验证中的许多步骤之一，因此独立的点工具是非常不可取的。RDC解决方案应该与其他类型的检查(绒毛、时钟、电源等)共享一个用户界面，并与行业标准的调试环境紧密集成。调试RDC违反应该感觉非常像调试模拟失败。RDC解决方案还必须通过构建单词级内部模型、智能地聚类相关违规并支持交互式和Tcl文件中的用户过滤来协助调试过程。
Synopsys VC SpyGlass RDC是唯一满足上述所有要求的行业解决方案。它已经成功地运行在大型soc上，竞争工具甚至无法读取。性能通常是传统解决方案的四倍。它为重置验证提供了无与伦比的解决方案，支持Tcl, SDC和UPF，全面的静态分析，低噪声结果和行业标准Verdi自动调试系统中的调试。在RTL阶段发现RDC错误是验证行业“左移”的一部分。芯片复位和复位域的数量持续增长，使得该解决方案成为每个SoC项目的需求。
欲了解更多信息，请访问a白皮书是可用的。
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