可靠和高效的紧凑模型，可扩展的MTJ仿真

费尔南多García雷东多，Pranay Prabhat，和Mudit Bhargava

自1975年被发现以来，Tunnel-Magneto-Resistance(TMR)已被积极研究。从21世纪初开始，工艺技术的进步使得基于TMR器件的磁随机存取存储器(mram)的小型化成为可能，并集成到传统CMOS工艺中。

介绍磁性随机存取存储器技术

嵌入式闪存技术受到28nm以下CMOS工艺的限制。这一发现以及后来的Spin-Transfer-Torque (STT) mram的工业制造带来了足够的续航能力、保留率、可扩展性和低功耗。这将MRAM定位为Flash的替代品，成为不久的将来占主导地位的非易失性存储器(NVM)技术。在标准CMOS工艺中集成磁隧道结(mtj)作为后端设备，只需要几个额外的掩模，就可以确保MRAM在技术上和经济上都是可行的。

图1:MRAM结构。

如图1所示，基本的MTJ结构由两种铁磁材料组成，由(传统的)氧化物层绝缘。每一层的原子自旋构成了层磁化。固定层的磁化强度(mp)是固定的，而自由层的磁化强度(米)可以被改变。电池的电阻率由两层的磁化方向决定。当自由层和固定层(分别为FL和PL)磁化平行(P态)时，两个端子之间的电阻最小，当反平行(AP态)时，电阻最大。

在STT mram中，流经器件的写入电流在FL磁化强度上产生磁转矩动量，如果电流足够大，则翻转它。在图1中，我们描述了在笛卡尔坐标系中指向z=+/-1的磁化方向如何定义二进制“0”和“1”状态。图2描述了磁化矢量如何随时间演变，从z≈+1，到z≈-1，在MRAM单元中写入不同的值。

图2:MRAM开关磁化过程。

图2的底部图描述了X y z组件磁化，我们将在本文中使用。MTJ磁化强度的时间演化米作为单畴纳米磁体，受到外部和各向异性场、热噪声和STT的影响，用随机Landau-Lifshitz-Gilbert- Slonczewsky (s-LLGS)微分方程[OOMMF］．

图3:s-LLGS方程。

在图3所示的方程中，有效场Heff，由:

• 外场
• 各向异性场(单轴和退磁)
• 电压控制的各向异性场
• 随机温度场(H_th)．

在这里,γ’是指陀螺磁比和βε是否确定传递扭矩分量的大小[OOMMF］．STT自旋项由MRAM特性和施加在两个单元终端之间的电流定义。磁化强度的精确计算，特别是在存在热随机场的情况下，变得复杂且计算成本高昂。这意味着基于MRAM的电路设计需要高效的模型和工具。

我们提出开源框架用于MRAM随机性的模拟、表征和分析。我们还分享了一个紧凑的模型和框架，用于mram电路的高效和可扩展模拟。我们提供Verilog-A和Python紧凑模型，能够模拟mram在重要统计事件时切换的行为。为了校正基于随机事件的模型，我们实现并分析了两个Fokker-Plank方程求解器(数值FVM和解析)。我们提出了一个优化模块，编排MRAM统计数据和参数回归的高效计算。

在一个由两部分组成的系列中，与“一个可扩展MTJ仿真的紧凑模型，载于SMACD 2021,“MTJ随机模型的福克-普朗克求解器，载于ESSDERC 2021，我们分享我们对以下两个问题的答案:

• 我们如何可靠有效地模拟电路与MRAM紧凑模型，包括随机性?
• 我们如何有效地分析随机性?

在第1部分中，我们将深入研究方法，这是我们作为电路设计师最感兴趣的。

一种有效的随机感知MTJ紧凑模型，用于模拟大型mram电路

STT-MRAM电路设计需要将复杂的器件动态集成到标准的spice类求解器中。有效地做到这一点并非易事。即使在不考虑随机性的情况下，s-LLGS系统的分辨率也很容易导致不收敛和误差问题。我们遵循由美国智力缺陷者，分析了求解s-LLGS系统时最常遇到的积分方法和求解器问题，重点介绍了spice类电路仿真器方法。

我们探索了不同的方法来模拟由MRAM细胞固有的随机性质引起的影响。这旨在为电路设计人员提供经过校准的紧凑模型，其精度足以解释随机场引起的影响，同时保持足够的效率和可扩展性，从而可以集成到产品级大型电路中。

图4:提出的紧凑模型和框架方法。

图4描述了实现的紧凑模型和模型分析/校准程序和验证OOMMF．首先，给出一组MRAM参数，将初始非随机模拟结果与OOMMF模拟结果进行比较。调整公差，直到结果匹配为止。此时，模型被冻结并导出到Verilog-A。随后的模拟验证了所需精度所需的公差。最后，对下面解释的热噪声仿真机制的系数进行回归，最终确定Verilog-A模型库。

该模型由传导和动力学两个模块组成。描述瞬态MTJ电阻的传导方案依赖于铸造工程堆。我们的模块化方法允许特定于铸造厂的传导机制补充基本的TMR方案。动力学模块描述了MTJ磁化强度的时间演化米．

紧凑模型已经在Python和Verilog-A中实现。Python模型支持传统的常微分方程(ODE)和SDE求解器，用于仿真H_th作为纯粹的维纳过程[美国智力缺陷者，p . Horley］．并行Python引擎支持MC和统计研究。Verilog-A实现使用具有可参数化集成公差的本地集成方案。图5描述了我们的Verilog-A模型的行为，并根据OOMMF验证了它。

图5:针对OOMMF的验证。

作为电路设计师，我们感兴趣的是分析与MRAM随机行为相关的最重要统计事件的能力。这包括平均切换行为，或给定写错误率下的切换特性(WER 1E-6, WER 1E-8，…WER_i)。不幸的是，正如图6所示，达到小错误率所需的随机游走的数量实在是太昂贵了。

我们提供了一种有效模拟随机效应的解决方案H_th字段，允许分析一个给定的电路实例化MRAM设备将如何在统计上表现，而仿真性能下降可以忽略不计。我们的紧凑模型增加了一个虚构的术语H_fth以模拟的目的H_th产生的贡献θ_0（θ_0_i为WER_i)．得益于此，我们可以有效地提取平均值/WER_i行为，并生成相应的和校准的Verilog-A模型，准备进行有效的模拟。

图6:需要大量计算资源的随机SDE模拟和提出的H_fth模拟，符合细胞的平均随机行为。

1 mb MRAM宏基准测试和结论

为了验证商业产品的可伸缩性，该模型被实例化到从1 mb 28 nm MRAM宏中提取的网列表的64 × 4内存顶部块[e·m·博贾玛]，并使用特定宏观公差设置进行模拟。模拟磁项实现了以前不可能实现的模拟连续写入的能力，使用相同的过渡时间表示给定WER的MTJ。

图7描述了上电序列后10µs的写入操作。我们将s-LLGS OOMMF验证动态与铸造给定的热/电压电导相关性结合起来，提供了随时间变化的准确电阻响应。与使用固定电阻相比，模拟开销为3.1× CPU时间和1.5× RAM使用。作为回报，电路设计人员可以观察到准确的瞬态开关行为和读取扰动。

图7:写入1Mb宏的单元的磁化强度、BL、WL、SL和电阻。

但是MRAM的故事还在继续…

到目前为止，我们已经走过了设计一个高效紧凑模型的冒险，使电路设计师能够设计和模拟基于mram的电路，考虑到随机性。

然而，仅使用基于s-LLGS的系统对MRAM技术进行统计分析是不可行的。统计描述将需要数百万次随机LLGS行走，涉及巨大的计算资源，这将使大型电路的验证根本不可能。

在第二部分中，我们将讨论这个问题，并给出这个重要问题的解决方案。

提出了下列框架:

• 一个可扩展MTJ仿真的紧凑模型， IEEE综合、建模、分析和仿真方法及其在电路设计中的应用国际会议，SMACD 2021。
• MTJ随机模型的福克-普朗克求解器，欧洲固态器件研究会议，ESSDERC 2021。

模拟/表征框架是可以在GitHub上找到．阅读全文"一个可扩展MTJ仿真的紧凑模型．”

Fernando García Redondo是Arm的高级研究工程师。

Pranay Prabhat是Arm公司物联网电路研究的负责人。

Mudit Bhargava是Arm公司的研究工程师。

作者要感谢Cyrille Dray和Milos Milosavljevic的有益讨论。