摩尔和更多

50多年来,半导体行业享有摩尔定律——或者它所带来的好处。在现实中,有三个法律滚成一个:

1. 每个进程一代会有更高的时钟速度相同的权力。这不是摩尔发现的,但通过Dennard,他也发明了DRAM。过程代继续得到更快和更低的权力,但权力并不足够快下来允许时钟速度增加。
2. 每个进程一代更小的晶体管,所以你可以得到更多的晶体管到每个死去。
3. 所有这些晶体管将会更便宜。的规则是,密度将翻倍,但是每个晶片的成本只会增加了不到15%,使晶体管便宜35%。

Dennard扩展了大约20年前当时钟速度最高可达3 + GHz。我们剩下的最后一部分,方程,即晶体管与每个进程更快和更低的权力的一代。与此同时,项目3号改变了28 nm左右。现在,在每一个过程生成,处理晶片的成本上升的速度比密度。所以每一代每晶体管成本正在上升。

是的,我们得到更多的晶体管在每个进程一代,但他们也花费更多。芯片上我们可以把更多的功能,但是芯片会更昂贵的比如果我们建立在一个老的一代。

或者简单地说,有充分的理由使用先进node-more晶体管,低权力,更高的性能,但它的成本。这些晶体管不是越来越便宜,这是首次发生40多年的摩尔定律。如果你需要更多的性能和更少的力量,然后使用先进的节点。但是如果你不需要他们,那就不要使用高级节点。这就是为什么28 nm设计仍然是一个广受欢迎的节点开始和继续运行在大量。

摩尔定律实际上是一个经济法律。在原来的文章(基于四个数据点),戈登·摩尔写道,经济上最优芯片上的晶体管数量每两年增加一倍。如果你试图把更多的芯片,它没有屈服。如果你少了,你需要更多的芯片相同的功能。

晶体管变得如此昂贵的主要原因是,晶圆厂成本这么多的建造成本和过程来培养。一种EUV步进是2亿美元到1亿美元,这是一块设备。你需要一个以上的EUV步进装备advanced-node工厂。

摩尔知道这一天会来的。事实上,他所预期的更早。他从未想到法律持续了50多年。在视频采访时半导体西几年前,当被问及他想被记住,他回答说,“除了摩尔定律”。

然而,摩尔的观察超越一个死:“它可能被证明是更为经济建设大型系统的小功能,这是单独包装和相互联系的。”

这一天到来了,它指向另一个趋势已经持续了一段时间,复杂的包装。把多个死在一个包已经变得更经济。像所有的大规模生产技术,这主要是由于学习从大规模生产。大微处理器使用插入器类型的技术。小(在晶体管数和物理大小)通信芯片使用扇出wafer-level包装(FO-WLP)技术。因为智能手机船大约每年1.5 b单位,这意味着任何个人模型可能在数百万航运,这是一个学习的很多。使用先进的包装与多个死亡通常被称为“摩尔多。”

把这些东西放在一起,之间的平衡改变了使用扩展的主要杠杆来构建更大规模和更复杂的系统,对使用多个死去。制造一个巨大的经济同样的芯片上的晶体管数量,与建筑规模较小的死和包装在一起,现在是一个复杂的决定。直到最近,至少对于大型设计,经济总是下来一个SoC。这是变化的原因有几个。

模具尺寸
小死产生更好的比大死。如果致命的缺陷是随机分布在晶片,然后一个大死更容易被击中。还有更多的浪费周围晶片的边缘,因为仅仅是更多的晶片,没有房间换芯片。过去,尽管如此,它更经济吸起来,建立一个大型SoC而不是构建单独的模具和包在一起。经济现在的建筑小死,特别是如果一个完整的系统可以利用相同的多个副本死亡。不太具有挑战性的建立许多核心/多核微处理器,或者一个FPGA。

有非常大的另一个问题的设计。光刻过程最大十字线大小。如果设计比,那么分裂是唯一的选择。

亲近你的记忆
所有高性能处理器,无论是cpu、gpu深度学习处理器,或其他需要访问大量的记忆,如缓存或直接存储(大)的数据。大量的能源消耗在大多数计算是简单地移动数据,不做实际的计算。很多的延迟在整个计算来自这个运动,太。那么明显的事情是将内存接近处理器,它可以降低权力并提高了性能。

“明显”的方法是把DRAM芯片和处理器相同,但有两个问题。首先,都是前面讨论的片尺寸的限制。第二,虽然可以混合DRAM和逻辑过程,它是昂贵的。你不能添加DRAM逻辑芯片只有几个流程步骤。

最早的方法,这就是所谓package-in-package (PiP)。这个有点奇怪的说法是区别于package-on-package(流行),两个ball-grid-array (BGA)包堆叠在彼此。两个死,比如智能手机应用程序处理器和DRAM,放在同一个包,一切都是线焊,以避免类似的复杂性through-silicon-vias (tsv)。智能手机多年来一直这么做。

高性能计算(HPC),这种方法不允许足够的内存。这片市场通常想要访问几个高带宽记忆(HBM或HBM2),它由一个逻辑死,然后四个或八个DRAM堆叠上死去,一切与tsv。然后放在一个插入器和处理器。

还有一个电平宽I / O hbm为了标准化标准(因此,内存不依赖于设计),然后tsv的记忆是把上面的逻辑死。自宽I / O有1000或更多的针,它可以不需要很高的带宽开销全DDR接口的所有力量,将大量的数据通过几针。

非均质性
单独的死不仅是分裂的另一个动机设计在一个单一的过程,但包死于不同的过程。处理器可以在最先进的和昂贵的生产节点,而I / O可以开发欠发达和廉价的节点。

这样做的原因是双重的。首先,I / O接口不受益于更高级的节点。在现代,先进节点每个晶体管更昂贵,经济将是阻碍,而不是尽可能地将先进的节点。但是也有一个更微妙的原因。所有I / O(和其他常规块)已经看到硅,在生产或至少在测试芯片。如果I / O死也做在最先进的过程中,然后测试芯片之类的高速并行转换器成为关键路径得到整个系统的一部分。

射频和模拟移动到最先进的节点不是有益的,。很难设计模拟电路finFET的过程。原因是finFETs是量子化的。晶体管有统一和固定长度,宽度是一个整数的鳍。在平面的过程,模拟电路设计师可以选择晶体管的宽度和长度。经常在模拟电路设计中,最重要的是关键的晶体管的尺寸之间的比例。但在finFET,你不能有两个晶体管,任意比例,所以模拟电路设计是行不通的。更有意义保持模拟电路设计在一个平面的过程像28 nm,甚至不太先进的节点,如65海里的设计已经已经研究的很透彻,大批量生产。

另一个领域可以使用单独的死是光子学的吸引力。即使一些光子学在主死,激光器本身不太可能。通常,他们都是在输入(磷化铟)生产或其他一些深奥的非硅的过程。

Chiplets
到目前为止,讨论多个死在一个包假设一切都是由同一家公司设计的,除了后发展出。但还有另一种可能性,即于组件可用商业,这是chiplet方法。

有一些技术挑战chiplets,大致相当于其他于集成问题,以及两个额外的挑战——标准化和市场。
如果相同的团队正在设计两个死在同一个包,他们可以选择任何他们选择的通信方案。但如果chiplets标准在某种意义上,如高速并行转换器chiplet或wi - fi chiplet,然后SoC必须使用任何chiplet提供接口。

为简单起见,最好是是否明晰和标准的接口。在一个包中,距离很短,所以它没有意义使用相同类型的远程接口,适合运行在PCB或底板。包内另一个优点是它相对便宜相比有很多连接贯穿一个包到一个板,所以不需要用非常快的串行接口减少引线数,这种情况在包级别。

chiplet支持者的梦想是known-good-die的商业市场。设计变得更像董事会层面的系统设计、购买标准组件,也许一个SoC设计为系统的核心。

有很多怀疑这将发生,作为库存似乎难以处理的问题。另一方面,这并不是说不同于电子系统是如何设计在1970年代,与标准TTL组件可以从几个制造商。

chiplets的价值主张是:

• 灵活地选择最好的流程节点参与,尤其是并行转换器I / O,射频,和模拟不需要在“核心”流程节点;
• 更好的收益由于小模的大小;
• 集成电路设计周期短和集成通过使用预先存在的复杂性chiplets;
• 低制造成本通过购买而不是死(KGD)
• 卷制造成本优势当同一chiplet (s)是用在许多设计。

最初几个子弹是相同的任何system-in-package (SiP)的解决方案。如果你可以买其他三个最高chiplets从分销商,但他们也大多是真的即使chiplets必须制造对每个系统的需求。承诺是,您可以构建大,没有复杂的高性能系统整合到一个巨大的SoC的一切,这将是一个非常大的变化。