满足112基于SerDes的系统设计挑战

对更高带宽网络设备以及云和超大规模数据中心连接性的需求正在推动交换机技术从25Tb/s (tb)过渡到51Tb/s，并很快将过渡到100Tb/s。业界已经选择以太网来推动交换机市场，目前使用112G SerDes或PHY技术，未来使用224G SerDes。本文描述了设计人员如何克服设计挑战，例如使用112G以太网PHY IP的HPC系统的功率、面积、封装、信号完整性、电源完整性和800G以太网实现。

设计的挑战

面积和功率

随着低功率调制(如PAM-4)和高速SerDes技术(如112以太网PHY)的使用增加，在向更先进的工艺技术(从7nm到5nm到3nm)过渡时减少功率和面积成为一个关键焦点。此外，由于成品率问题，模具尺寸也有限制。以太网交换机SoC中组件的密集集成需要保持相同的尺寸，因为服务器盒和计算盒必须适合机架单元中的相同机箱，如图1所示。

图1:数据中心服务器机架和ToR交换机soc的空间限制。

然而，这种SoC组件的密集集成正在增加功率，并需要昂贵的冷却系统。所有这些都使面积、功率和延迟成为高密度交换机的关键指标或挑战。它们还会影响性能，因为用于交换机的soc包含数百个通道，使得系统性能比单个SerDes性能更重要。

向协同封装光学的过渡

数据中心光学技术也在不断发展，以支持更高带宽的网络需求。光学和专用集成电路都必须解决开关光互连中的面积、功率和延迟问题，并最大限度地降低开关光电气I/O功耗。图2显示了可插拔光学器件功率的演变，这是当今的技术选择。

图2:每比特光功率显著下降。来源:市场焦点:800G及以上之路-阿里斯塔网络

各种SerDes架构-极短距离(VSR)和直接驱动(取消DSP) -正在解决开关和光模块中的功率挑战。在下一代数据中心中，主机端具有VSR物理接口的超高速可插拔光学接口将比中端或长端物理接口消耗更少的功率。出于这个原因，将VSR phy(消耗2.5-3 pJ/b)与共封装光学(CPO)放在开关SoC附近的想法正在发展。目前CPOs的概念验证为12Tb/s或25Tb/s，试验阶段为51Tb/s，预计很快将批量部署100Tb/s。交换机接口上的长连接phy -无论是联合封装还是直接驱动光学组件-也可以通过消除重定时器来降低功耗。光学连接的新兴技术是2.5D/3D硅光子学，它实现了从高密度可插拔(OSFP-XD)到CPOs的一系列光模块。SerDes IP供应商与生态系统合作，继续应对电力挑战。

信号的完整性

最小化影响上市时间的风险因素是SoC设计人员的关键目标。其中一些风险因素是克服系统信号完整性的挑战。100Gbps的高速信号必须有最小的串扰(xtalk)相互影响，同时逃离模具边缘。添加包层是解决方案之一，但这意味着更高的成本。为了满足高速SerDes xtalk规范，同时最小化逃逸层数量和海滨大小，设计人员必须优化通过封装的高速信号路径路由。包设计人员和信号完整性专家必须与SerDes设计人员合作创建SerDes碰撞映射，并执行路由研究和高频模拟以验证xtalk规范。由于芯片尺寸限制，51Tb/s开关和AI加速器将需要在所有芯片边缘和多个堆栈中放置112G serde或phy。由于信号逸出的方向不同，因此需要对北/南(N/S)、东/西(E/W)方向进行包逸出研究。此外，设计人员需要考虑宏的双重堆叠。此外，还需要考虑附近的电源和地平面及其阻抗。

设计师还必须:

• 使用不同的电源(数字和模拟)创建多路SerDes (51Tb/s交换机的512路)配电网络(PDN)
• 在任务模式中，假设所有物理模块同时切换，执行电源完整性模拟
• 验证电源交流纹波和最大/最小。使用交流PDN分析和瞬态模拟的SerDes的直流规格限制
• 利用PDN共享RL模型进行PDN设计假设分析
• 保持封装和PCB上公共部分的最低直流电阻
• 对封装和PCB进行红外跌落分析
• 保持最低PCB低通滤波器(LPF)直流电阻和PDN直流电阻

具有有限金属层的宏的多次堆叠可能需要间隔，或者宏和数字逻辑之间的通道可以放置在这样的通道/间隔中。SoC实现者需要提供健壮的功率结构，并在信道上提供足够的功率，以最大限度地减少任何IR掉落问题。整个芯片的红外降分析，在设计阶段的早期，将指出通道中的任何弱电网。由于IR掉落修复而导致的电源结构和数字逻辑位置的任何变化都可能影响设计分区，也可能改变芯片的平面布局。因此，早期分析对于减少进度影响非常重要。

以太网MAC, pc, PHY实现

400G和800G以太网的实现将需要多个pcs、mac和phy。SoC设计人员可以考虑模具边缘限制和核心区域限制，实现有或没有宏堆叠的模具。这些模瓦可以是N/S和E/W方向相关或不可知的。通过有效的块分区，两个方向的单个骰子是可能的。使用块分区和优化的单个块大小进行假设分析，可以灵活地重用模具所有边缘周围的块。如果在早期设计阶段发现时间问题，就可以进行设计改进，例如在不影响延迟的情况下，如果块相距很远，就可以进行设计管道。图3演示了单个800G以太网模瓦实现。

图3:如果将pc和MAC放置在顶部X4宏和底部翻转的X4宏之间，为了时间闭合的灵活性，两者之间会出现间隙。

上述实现可能不适用于模具南北边缘的高速信号逃逸。各种需要数月试验和错误的平面图试验，如将单个块放置在所需的通道和最小化核心模具面积，都会导致进度延迟。由于设计中有100条车道，模具区域和海滨有限，具有指定边界框的自顶向下方法变得必不可少。瓦片式实现可确保所有模具边缘的可重用性和无缝集成。

前进的道路

112G SerDes或PHY正在推动云数据中心的下一代计算、存储和网络创新，以实现高性能计算和AI/ML。实现112G SerDes或PHY技术的以太网交换机SoC设计人员必须考虑一系列关键指标或挑战，如功率、面积、延迟、芯片堆叠、信号完整性、电源完整性和实现，所有这些任务都增加了设计人员本已很短的设计时间表。

与经过硅验证，PAM-4 112G以太网PHY在先进的FinFET节点，以及pc、MAC和AI/ ml驱动的EDA工具，Synopsys使SoC设计人员能够实现最佳的功率、性能、面积和延迟，同时解决系统可靠性、电源完整性和信号完整性问题。

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