新的物理合成技术可以帮助减轻IP开发风险。
由Sudhakar Jilla Arvind Narayanan
使用IP(知识产权)作为基本构件是SoC设计的一个惯例。大部分IP没有芯片级开发环境和物理设计知识很少,可在设计过程中引入不必要的进度风险。大部分可以减轻风险的IP开发利用新的物理合成技术资格和验证IP块之前切换到物理设计团队。图1说明了传统流之间的区别,这可能导致更多的迭代,和新一代流包含合成、平面布置图,在RTL综合和优化。
图1:综合RTL-level签收流。
有很多优势将IP开发和验证在设计的早期阶段,包括更少的迭代之间的IP开发和物理设计团队,优质的IP、可靠的项目计划。例如,一个后端设计团队可以得到一个IP才发现时间和拥堵问题在物理平面布置图。没有简单的方法设计师告诉RTL的哪一部分需要固定,因为没有直接联系的IP RTL和物理位置,允许设计师来查明问题。如果IP开发人员可以生成的平面布置图和执行早期分析IP作为合成流的一部分,他们可以提供highly-implementable IP物理实现团队。
可以确定IP实现早期的可行性分析在RTL综合支持IP设计师提供IP是免费的从时间和拥堵问题,可以实现跨多个平面布置图配置(正方形/长方形/直线)。新的物理RTL综合工具能够集成合成、平面布置图,在RTL综合阶段的早期和优化,使IP设计师执行IP原型和资格。
新的物理RTL综合工具可以创建一个平面布置图在RTL阶段通过位置以及合成。物理位置信息在设计流程的早期用于准确时间和拥堵分析。一旦最初创建平面布置图,拥堵、时间、功率和面积指标可以分析增量变化调整平面布置图。正是这种能力在RTL综合平面布置图,使更好的知识产权开发和资格。早期的分析性能,权力,和区域+时间和拥堵给IP设计师信心IP实现的可行性和质量。执行IP资格与RTL楼层平面图,如图2所示,使快速迭代在RTL级和代表一个SoC项目大幅减少风险和不确定性。
图2:下一代IP资格流。
IP设计的另一个有用的功能是能够可视化设计的完整的位置随着时间路径和RTL源代码,它允许快速调试。cross-probing界面如图3所示。而不是通过多个frontend-to-backend迭代确定时间问题和与IP拥塞热点,设计师可以跟踪和解决问题之前将IP实施。
图3:交叉探测识别时间瓶颈。
下一代RTL IP资格和平面布置图流允许RTL设计人员创建和验证物理上可实现的RTL IP,而不必依赖于迭代与后端设计师。结果是减少迭代,降低风险计划和提高IP质量。
更多细节关于执行快速IP在RTL综合资质,下载白皮书IP与Oasys-RTL资格。
Arvind Narayanan产品营销经理,IC实现部门导师图形。
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