“拥抱调试”——在为时过晚之前

虽然“左移位”一词起源于软件行业,它的重要性常常被硬件(半导体)行业的最终产品(芯片)成本飞涨。成本的增加是由全球芯片短缺,特别是在汽车行业。制造一个强大的芯片是一个长期的迭代过程,可能需要许多re-spins。左移位是指在开发周期的早期发现和修复bug而不是捕捉他们在实现他们100倍来解决。利用左移位在验证可以导致re-spins更少,更可靠的产品,更快的上市时间,并降低成本。

左移位的过程包含两个组件:“发现bug”和“修复bug。“前者是验证工程师花大部分的时间。图1显示了最近的数据从威尔逊研究小组强调工程师花费他们的时间。图形显示工程师花费大部分的时间在测试计划中,testbench (TB)开发、运行仿真和调试。

这是两组数据工程师:

图1:工程师花时间。(来源:威尔逊研究集团和西门子EDA 2020功能验证研究)

在左边,你可以看到ASIC和验证工程师花41%的时间在做调试。在右边,我们看到,对FPGA工程师数量是46%。这个数据采集显示调试任何项目的成功都是至关重要的。

混合信号的情况甚至更重要的验证。客户集成AMS块在数字芯片一般会有专门的模拟设计团队创建模拟IP块或第三方的知识产权。这些模拟块设计使用图表、香料和当地testbench作为独立的验证。这些良好的模拟块然后交付至顶层的系统集成。

系统集成商可以决定使用模拟IP的纯晶体管表示也可能决定使用一个更高的抽象的块根据他们的验证需求。这些抽象可以是不准确但快速Verilog或C模型,易于集成,可以更准确地代表Verilog-AMS或者VHDL-AMS,哪个更复杂的集成流中。实数模型(RNM)成为了新的建模模拟块甜点,他们提供一个平衡的性能和精度之间的权衡。

实数建模(RNM)是模拟电路的功能建模和行为在离散时间域。正如你所看到的在图2中,一个真正的光滑的模拟信号可以近似表示为一个离散的阶跃响应。在离散时间域允许模型在100%的数字流,允许快速事件驱动模型的仿真,可以比香料快10倍到1000倍。没有矩阵来解决,这是通常的情况模拟仿真。然而,有限制的准确性,这只是一个传递函数建模的模拟。同时,频域建模模拟块要复杂得多。

图2:实数建模。

为什么模型模拟使用实数吗?为什么不使用数字Verilog或寄存器传输级(RTL) ?毕竟,顶级soc验证在数字域。soc都有模拟和数字块,和面临的主要挑战是握手的建模这两个域之间的信息。基于Verilog /系统Verilog抽象,线被认为是一个逻辑网,它只有三个州(0,1,X)不能捕获模拟功能行为,这可能会导致信息丢失,最终功能失败。在图3中,您可以看到这个逻辑线不能捕捉来自块的实际价值来阻止b在实数建模中,真正的电线(wreal或SV nettype)可以携带一个实数的值,使正确的模拟行为建模(图3中情况2)。

图3:逻辑线与真正的线。

RNM的速度和准确度优势协助左移位流模型,验证可以早些时候没有完成图表和模型可以重用。RNM模型还可以启用UPF值和UVM等先进的混合信号验证。最后,由于我们在离散域,只有一个模拟-数字解算器是必要的。

然而,建模与实际数量有一些开销。首先,设计师必须了解正确的功能行为的模拟设计和建模需要额外的时间和专业知识。第二,检查相似模型功能和仿真精度与方案设计是必需的。

RNM方法往往是非常特别的。一个好方法可以提高质量和减少调试。RNM的三个主要活动的方法有:建立/更新模型,验证模型,并使用模型。整个流程包括注释和优化来提高模型的质量。

图4:RNM方法。

RNM的质量模型告诉如何关闭它就像真正的香料电路的行为。示意图和RNM模拟必须经常检查功能的正确性。记住,一个糟糕的模型比“没有模型。”的方法是建立一个共同testbench模型和原理图,提供相同的刺激两块,模拟运行,检查结果,并修改或优化模型。

图5:RNM和示意图,功能的正确性。

即使细致的关注,错误可以在RNM蠕变或混合信号验证流程。错误是由于糟糕的编码,如非法作业。这是很常见的RNM方法和标准仍在不断改进。连接RNM模块需要一个清晰的理解复杂概念如SV nettype和互联。不当的使用这些会导致故障。错误也可能源自不正确验证模型等价的香料,或最常见的可能是由于错误的使用模型。

图6:RNM方法的典型错误。

错误的使用模型在利益相关者发生由于误解。通常情况下,模拟块设计与建模专家和他们共享规范创建和测试模型。他们可能会使用一个单独的testbench和可能没有访问试验台,所以功能失败可能是由于建模和系统集成商之间的误解。

例如,如果港口订单一块交换,期间推出的一个错误能集成块在顶层。模型专家和系统集成商在自己的testbench环境中可能是对的;然而,这种情况下引入了一个错误导致故障。

图7:方法诱导缺陷:“误解”。

所有这些场景和复杂的问题发生在模拟和数字接口使得调试混合信号仿真非常麻烦和繁琐的任务。几十年验证工程师依靠人工目测的波形和遍历的源代码来识别一个混合信号的缺陷。这种方法可以深深影响整个验证周期和tape-out时间表,最终推迟上市时间。

西门子EDA的可视化工具调试数字设计和验证的环境自动化调试今天复杂的soc和fpga。除了非常直观和易于使用,视觉型的人有几个强大的功能,提高调试效率SystemVerilog / UVM,事务级,RTL,门电路级和低功耗设计。现在它是紧密集成,和交响乐混合信号平台提供全套RNM和混合信号同步等调试功能视图、统一的波形,并跟踪连接。这些调试功能可以提高生产率50%当建立RNM的混合信号验证流程。

使用实数混合信号建模无疑有助于左移位趋势验证。然而,验证团队需要一个健壮的RNM的方法构建RNM模型,验证他们对香料,正确地将它们集成到整个验证流程。调试无疑扮演了一个关键部分的提高生产的效率水平部署这个流。

“拥抱调试”,或者换句话说,建立一个强大的调试方法,可以减少浪费的调试周期,让你满足tape-out时间表和改善上市时间。会议tape-out时间表将提高芯片供应和帮助汽车行业,这是在全球芯片短缺。