FinFETs多久?

半导体工程坐下来讨论FinFETs会持续多久,我们接下来会我们去Vassilios Gerousis,杰出的工程师节奏;胡安·雷伊老口径工程研发主任导师图形;开氏度低,铸造营销高级主管三星;和维克托•莫洛兹Synopsys对此科学家。以下是摘录的谈话。

SE:点FinFET耗尽了蒸汽吗?

低我想至少可以确定的是14和10纳米。真正从14显然在大规模生产,10从实验室到工厂的阶段。超过10是什么?它是7,接下来5或3 ?至少在三星代工,下一个节点后10我们在先进的寻路。它是将FinFET吗?可能为时过早确定。它是FinFET与另一个材料创新?可能。它是门周围吗? We are in research with a team in Albany Nanotech in New York. We can’t comment on which will be the definite path beyond that. History has taught us that innovations last at least two generations before we have to do something more radical or evolutionary.

莫洛兹:其实我碰巧看按比例缩小到2 nm节点,我们看到的是7海里,如果比较纳米线——尤其是垂直纳米线——他们是不少更好的一些原因;主要为中间线比横向纳米线的寄生。如果你7纳米纳米线与FinFETs相比,它们具有可比性的电路的整体性能,但5纳米,纳米线有明显的优势。你越规模,他们有更多的优势。如果特殊材料,这将是一个一个节点,因为问题是快高迁移率材料是电子作为波函数太宽太宽。记住我们为什么有high-k金属门:门泄漏缓解。电子太分散,波函数太分散了。如果你的物理介质厚度小于2纳米,然后电子发现自己的一部分时间在另一侧的介质,所以身体不能小于2纳米——这就是为什么我们high-k介绍。同样的事情发生在缩放:当你的来源是下水道太近,源障碍太窄和粒子发现自己在排水方面。所以,五年间并不在图5所示。 7nm, maybe but is it going to be a one node thing? I’m not sure.

低:它将是昂贵的。

SE:行业将如何支持发展的特殊材料只是一个节点?这有可能吗?

莫洛兹:经济?我没有模型。

雷伊:这是相当不可能的。角度,我们都记住,如果任何截然不同的会发生在过程方面或在设计方面为7海里,我们最好现在知道,否则我们不会能够开发,这将影响什么东西会进入生产。与最先进的10 nm公司肯定,我们看到FinFETs和我冒昧,这将是一些FinFET的变化——开始接近门周围看未来的某个时间点,但这似乎是与研究,已经发生了,FinFETs仍然可以超越我们看到最直接。至少这是学术研究似乎表明什么。关键是,当调查几乎所有的其他技术,他们总是带来一些影响过程或设计。有一些美丽的努力(如从Mitra和黄),他们从一开始,开始说,‘我们将创建电路的碳纳米管,但我们要确保最低限度的从流程的角度和设计的观点。“他们实际上能够创建一个工作的电路。似乎没有人跳那个方向,因为我认为这是因为这些干扰是足够大的,他们是为生产创造了障碍。

莫洛兹我不赌那匹马。

雷伊:什么原因?

莫洛兹:太多的问题;基本上主要再现性,直径,可制造性的纳米管。

低:从目前来看,五年后,这可能是一个不同的谈话。

SE:如果7海里,我们必须知道现在,对吗?

雷伊:对,所以我们需要5点开始观察会发生什么。

莫洛兹你可以反过来说:如果我们不知道现在,那就不会发生。

雷伊:不要说,但是这就是为什么这是有趣的维克多说什么所有TCAD工作,他们正在做的事情。

莫洛兹:FinFET的这个问题,纳米线,纳米管有点误导,因为我们看到的规模时,实际上规模时,规模,规模,你把靠近和电容就像1 / x;电容是1 /介质厚度所以当你挤门之间的间隔和排水,.7x .7x——然后电容上升为1 / x。这是一个可怕的曲线。我认为重点应该实际上线寄生,不是渠道本身可怕得多,真的。我们还没有看到它,但是它在7和5海里。

低我认为这是非常正确的。这就是我们也看到从流程集成,我们需要进入不同的材料。另一个挑战,我们看到的是线的后端与驱动功率,增加线的后端是成为限制因素。电迁移问题,R&Cs比例不够快利用前端的驱动电流增加。我们希望看到更多的创新。那边正在介绍气隙英特尔当然,但在气隙之外,还有别的吗?

SE:这一点,一些其他的选择吗?

低:短期内,我们与客户紧密合作,帮助他们做必要的取舍选择金属栈:更多的分级金属栈可以帮助平衡R&Cs线的后端。过去,28 nm及以上,通常是SoC设计使用了大量的薄金属或紧金属,然后终止厚金属。现在我们看到的是分级,这有助于在短期内缓解。我们必须找到解决方案,长期从后端行材料或工艺创新。

Gerousis:设计工具需要利用这一点。如果你不知道如何处理,金属栈,然后你有一个问题:你不能利用这些金属栈。

SE:与设计工具的发生了什么?

Gerousis:设计实现是使用更上层的金属,和分配关键信号层在设计实现。

SE:架构师或设计师的工作早在设计过程中需要了解这些寄生?

Gerousis:是的,我想每一个SoC 10 nm和下面需要看整个堆栈,不仅仅是设备本身。你可以做你想要的设备一样快但互连是不会利用,将使你慢下来。

SE:如何将数据表示在设计流?

低:这与客户接触模型,以及EDA伙伴,更早发生。的开放性和透明度和信息共享。我们看到了发生在我们曾经把此后的墙——这可以非常具有破坏性,可以隐藏最后一分钟惊喜。从此后0.9至1.0,一切都变了。对系统级架构师定义希望此后在0.01,然后他们可以理解系统本身的细微差别。FinFET介绍了很多改变。幸运的是已经成熟的EDA工具。双模式引入另一组的复杂性。

雷伊:当然,这些模型都是不断完善。它开始从90 nm和65 nm, EDA行业更加互动,IP提供商,半导体晶圆厂,他们都创建模型来交换信息。当你看今天,我们必须介于1和2%的准确率为寄生提取任何值提取现场解决或测量。有时会有问题,因为为了得到准确性,你需要一个非常准确的表征结构,如何在材料以及几何图形——半导体制造商想要保护这些信息因为它是高度竞争。因此开发了各种各样的方法来交换信息,并能够克服它。将越来越多的发生。

SE:的格式是什么?

雷伊:本质上,它是某种形式的加密的信息,为了能够与他人分享这些信息可以看到它。

低:有很多的IP库的概念,每一个公司都有库系统选择的人数可以访问信息,尤其是在过程的早期IP很重要,设计IP是很重要的,等等。

SE:依然是那么地不愿分享某些类型的信息吗?

低:当然。

SE:能做些什么呢?铸造的EDA供应商需要什么?

Gerousis:我们看看不同的公司,我们看到了不同的策略。我们看到一些公司完全关闭一切,只允许某些人,他们只是为了保护与其他铸造厂铸造,不能使用。这是极端的。所以你有一个人铸造,另一个人另一个铸造——这使得工具开发不是很好,因为你不能分享共性。物理学是物理学;它不会是不同的一个铸造。但是人们需要保护他们的知识产权。

雷伊这些问题总是最终得到解决。他们得不到解决,我们没有一个解决方案。

低:最后,导致客户和领导将推动这个项目。我们多次尝试更有前瞻性但催化剂仍然是共同的客户。

莫洛兹:可能这开放或亲密的玩家数量的函数?它用来更好的与更多的玩家吗?现在这将是更好的更少数量的球员吗?

雷伊:哪个球员?制造商?

莫洛兹:铸造厂。

低:研发人更开放的形式共享技术论文或联合演示,概念。

Gerousis:这取决于铸造。

雷伊:我们这里有什么?普遍共识,FinFETs可以拉伸然后我们需要跳转到什么东西,你绝对相信它会垂直硅纳米线?

莫洛兹FinFETs:你看到的问题是,当你规模通道长度和密度,你还必须规模鳍宽度,它有限制多薄可以不崩溃。,要么你让它薄和稳定,我认为身体是不可能在某一时刻;而不是你让门周围,更好的闸门控制可以防止通道效果和保持缩放。

雷伊与硅晶体方向:有问题在这种情况下,创建过程的问题?

莫洛兹:没有。我认为有初步的技术方法来实现它。和晶体取向最终我们想用慢的晶体取向。

低:FinFET发生与紧张,所有晶体管都是单向的,在横向平面上。因此,晶体取向可以满足,根据设计规则。

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