随着28 nm FD-SOI制造技术进入大规模生产,对设计方面的影响是什么?
消耗殆尽(即FD-SOI)制造技术达到的点准备大规模生产在3月底。一起,现在清楚,虽然有一些对设计流程的影响,这些影响并非游戏改变者。
首先,目前使用的工具必须是相同的28 nm平面CMOS。唯一的区别是有一些技术需要的特征属性。
”FD-SOI就是我们所说的一个广泛的技术意味着它可以跨越最低的泄漏,以及最高的性能可以通过使用身体的偏见,“说开尔文低,铸造营销高级总监三星。“因为身体的偏压,设计师可以选择将性能。然后扭转身体偏置电路引入的,设计师可以有最低漏流设计。所以将身体倾向集成到设计流程的能力将新元素。”
为此,设计师将不得不应对额外的过程中,电压、温度(PVT)点因为身体反向偏置有自己各自的PVT点。因此,特征点的数量将会增加,因为这意味着有更多的选项用于设计、低解释道。
现在,最重要的挑战是确保PVT是可用的,这意味着IP提供商和铸造必须生成这些PVT点。
节奏已经被处理意法半导体一段时间,而且在2011年生产工具集支持圣的28 nm FD-SOI。Vassilios Gerousis,节奏杰出工程师,解释的主要变化是在物理设计方面,即如何连接回偏见挖掘水井,将它们连接到标准电池和其他知识产权。
“主要的方法是如何连接的,如果你处理这些问题的离散点,那么它符合我们称之为multicorner方法时间、“Gerousis说。“你可以使用multicorner方法如果你有一个离散点。”
他指出,一些设计工程师想用连续的点,这是非常难以支持。“我们不使用香料,至少在数字方面。我们有STA,确实需要时间模型的离散点。,任何价值的偏见或VDD需要大量的修改工具集。因此,离散点更好。这意味着人们需要描述更多的图书馆,但无论如何这就是很多人做常规CMOS - CMOS时序模型的多个角落。从本质上讲,流动是相似的。唯一的区别是你如何做偏差连接。”
在数字设计工具领域,Gerousis解释说,必须作出一些改变来处理低功率。“你开低功率越多,它更好的适应FD-SOI故事。本质上与FD-SOI你需要做的是什么动态电压和频率扩展(dvf)和所需的支持人们使用它如果你想使用FD-SOI的全部功能。”
产品营销主管迈克尔•白Calibre物理验证产品导师图形认为,从设计方面,它不是一样大的影响可能的想象。
当谈到FD-SOI和物理验证,包括DFM、填补,电路验证的角度——它真的看起来像另一个此后,另一组甲板,他说。“那些甲板是不同于一个传统的CMOS。前端会略有不同。你会有不同的模型因此寄生提取和香料是独一无二的,但你其他的过程运行工具,至于你如何你调试你的设计,并不觉得不同。”
他还指出,一个大问题是是否会从供应商访问可用的IP支持一个FD-SOI过程允许设计团队建立芯片。“我听说很多焦虑至少几年前。我的看法是,改善,我相信三星试图确保他们已经有了一个竞争IP提供使FD-SOI有趣的地方。当然是有很多讨论确保可用。”
沿着这些线路,另一个问题是是否有访问现有的第三方知识产权,可以集成到一个设计针对FD-SOI,怀特说。“我要如何重构的IP,我也许有些以前的妹妹散装CMOS设计吗?我要如何重构与FD-SOI现在工作。”
除了知识产权问题,会有一些优化提取所需地址RF-SOI过程,这将在即将到来的会议中讨论导师图形在DAC的展台。
散装CMOS 28 nm之间的差异和FD-SOI远小于28 nm散装CMOS 20或16或14纳米CMOS。“如果我是一个公司低功率超级感兴趣,也许不一定需要跳转到16日或14日,努力让我得到更好的力量水平的FD-SOI是有点小于跳16或14。设计规则的数量,设计规则的复杂性,使侧跳,基本上是相同的数量级。你没有更复杂的刚果民主共和国等等。使从28日至16/14 (CMOS),你看的25%到30%更多的设计规则,25%至30%为每个设计规则更多的操作。有更多的设计规则,他们是更复杂的设计规则,你现在跳进世界,你需要开始设计和处理双模式。许多,许多公司现在已经成功地这样做,但是需要工作。需要资源来思考它。你需要培训的人了解世界的双重模式,有一个能量势垒。你需要花费资源和金钱成功在16日或14日,和更少的这样做横向跳散装28日至28 FD-SOI。”
工具,第三方的知识产权是到来,正在制造技术。而三星只愿意谈论几个设计FD-SOI录音由意法半导体,这只是一个时间问题,其他设计团队飞思卡尔,突触的设计,VeriSilicon——都公开表示支持技术——也从战壕分享故事。
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