我们需要与system-in-package成功。
“扔过墙”的日子已经一去不复返了。异构集成芯片设计进入了一个新时代的硅以协作core-one生活或者死亡之间的无缝交互模拟和数字集成电路和包装设计团队。
异构集成是使用先进的包装技术结合小,离散chiplets成一个system-in-package (SiP)。它不仅将需要更多先进multi-die包装,它使这个过程的一部分。这样做,它可以显著减少依赖摩尔定律的时候建立一个先进的单片系统芯片(SoC)已成为高度复杂,和非常昂贵,但非常高的卷设备。
几乎每一天,我遇到公司的摩尔定律不再代表最好的技术或经济的路径设计一个硅芯片。许多这些公司,异构集成提供了一个高性能solution-SiPs接近SoC形式但降低整体成本,更大的收益,也许最重要的是,更快的上市时间。而SiP作为包装的概念已经存在了几十年,最近的海啸的设计采用异构集成确实是一个颠覆性的改变。
摩尔自己知道这一天会到来。第3页的1962年电子纸承认,“它可能被证明是更为经济建设大型系统的小函数,它们分别打包和相互联系的。”
该行业正迅速起床。Pat Gelsinger的肯定今年早些时候,英特尔的铸造业务会接受异构集成在结合x86,手臂,或者RISC-V chiplets平息我最大的担心,异构集成将继续,因为它一直在那之前,一个封闭的生态系统形成垂直整合的公司为自己的使用和设计chiplets和互联的优势。
然而,一个警告,这是一个大的。实施和验证异构集成设计与多个chiplets本质上是更加困难比设计一个SoC。管理时间信号路径(尽管这可以减轻3 d集成),更多的I / o,和一个更大的因素会让芯片设计者习惯失望SoC水平的优化,性能和面积(PPA)。
相反,他们会有一个全新的设计权衡要克服。从单个单片SoC系统中包(SiP)架构需要连续分析的电,热,和机械chiplets之间的交互,衬底和包。
因此工程团队必须考虑异构集成能够无缝合作设计,捕捉和共享使用EDA工具设计各种实体之间的复杂性和流动从头构建,使真正的跨职能co-analysis和共同改进。
我说的是完整的系统级可视化在一个单一的工具,能够优化系统级设计和跨域互联,线图,平面布置图(包括堆栈),和直接读/写能力到多个布局域和工具。
如果芯片、打包和董事会不协同设计系统,性能将会降低,可能需要额外的板层和董事会和包的成本可能大幅上升。没有合作设计,时间、力量和信号完整性不会优化。
了解模拟也将变得非常重要的电热和形变场元素设计将执行处于初期阶段。考虑,例如,使用异构集成,基模本身可能成为关键路径最终包和PCB的散热片。这对任何附加到它,但3 d堆叠死在基地的死吗?
3 d-ic架构通常需要基质变薄,导致整个3 d堆栈和相对贫穷的散热进行准确的热模拟和结果设计流程的一个关键的步骤。最好能设计师如何把热量从每个chiplets和总体方案?
这种考虑,演示了如何积分你所选择的包装,和它的实现,将在成功创建一个基于异构集成设计。
无数workhours花的日子已经一去不复返了之前到达tapeout思想是芯片将如何包装。随着AMD首席执行官丽莎苏提醒观众去年在台北国际电脑展,芯片包装是一样重要的芯片设计和芯片的过程。要取得成功,必须优化这三个在一起。
我们如何包异构集成是目前游戏的名称。我看到客户探索从传统SiP和MCM扇出晶圆级封装(FOWLP),无扰3 d集成、3 d system-on-a-wafer,甚至尖端co-packaged光学。
这有助于我们终于有一个标准die-to-die (D2D)互连标准。通用Chiplet互连表达(UCIe)是标准的chiplet-to-chiplet接口,定义为AMD等业界巨头组成的一个财团,胳膊,英特尔、微软、和节奏。UCIe 1.0规范发布2022年3月,包括物理层,协议栈软件模型,和遵从性测试。这让我们更近了一步让来自不同供应商的不同chiplets紧密的追求更低的延迟,更大的灵活性,增强性能和改善功能密度。
过渡到一个异构集成chiplet-based方法引入了新的EDA工具和解决方案的挑战芯片设计者和包设计师。设计一些复杂尖端,不同类地集成SiP需要跨域设计流程,使用户能够无缝地计划,设计,分析,并验证在chiplet,插入器,包底物和董事会。
这始于一个完整的SiP的逻辑和层次表示,从晶体管级到系统级的设计。
节奏有一组广泛的先进集成电路包装解决方案,从IC、包装设计到集成电路验证和系统级分析。因此,尽管异构集成并不容易,你的设计团队会发现他们需要的一切成功的合作设计,共同改进,co-analysis异构集成系统。
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