提高门电路级仿真性能的最佳实践在40 nm和下面,包括新的模拟器使用模型和方法。
设计规模和复杂性的增加定时检查的40纳米技术节点,下面是负责运行时间长,高内存需求,需要一个不断增长的门电路级模拟集(gl)应用程序包括设计测试(DFT)和低-权力因素。因此,为了按时完成验证需求,开始变得极其重要的gl尽可能在设计周期的早期,和模拟器在高性能模式下运行。本应用笔记描述新方法和模拟器使用gl增加生产力模型,重点对两种技术gl使验证过程更加有效。
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传感器技术仍在不断发展,和功能正在被讨论。
球继续减少,但是需要新的工具和技术。
问题包括设计、制造、包装、和可观察性都需要解决这种方法成为主流之前对于许多应用程序。
埋藏特征和凹角几何图形驱动应用程序特定的计量解决方案。
蚀刻工具变得更特定于应用程序的,每个新节点要求更高的选择性。
技术和业务问题意味着它不会取代EUV,但光子学、生物技术和其他市场提供足够的增长空间。
术语往往交替使用时,他们非常不同的技术和不同的挑战。
商业chiplet市场仍在遥远的地平线,但公司更早起有限的伙伴关系。
现有的工具可以用于RISC-V,但他们可能不是最有效或高效。还有什么需要?
行业取得了理解老龄化如何影响可靠性,但更多的变量很难修复。
半导体制造的关键支点和创新点。
工具成为硅/锗硅堆更具体,3 d NAND和保税晶片对。
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