解决与更高比特率相关的信号完整性挑战。
更快的数据处理需要更快的内存。双数据速率同步动态随机存取存储器使全世界的计算机都能处理内存中的数据。DDR无处不在-不仅在服务器、工作站和台式机中，它还嵌入到消费电子产品、汽车和其他系统设计中。DDR SRAM用于以极快的速度运行应用程序和进行计算，DDR标准确保所有内存提供者在读取和写入内存时都遵循相同的质量和速度水平。
由联合电子设备工程委员会(JEDEC)定义的每一代DDR标准都比上一代有了重大改进，包括提高速度、减少占用空间和提高电源效率。最新的标准DDR5于2021年发布。开发者们已经迫不及待地想要利用这令人难以置信的数据传输速率:高达每秒6.4亿次传输，是上一代的两倍。
这些内存速度的提高将使严重依赖于近乎即时数据处理的技术成为可能。然而，这些改进为存储器设计者和制造商带来了新的设计和测试挑战。让我们看看DDR5标准如何应对这些挑战，开发人员如何在新兴技术中利用DDR5，以及下一代DDR可能是什么样子。
自SDRAM诞生以来，工程师们一直面临着不断提高内存速度的挑战。他们已经找到了更快、更有效地读写的方法，以加快设计中的处理速度。DDR SDRAM在20世纪90年代后期成为标准，并且自那以后经过了多次改进，通常每一代的比特率都增加了一倍。
更快的DDR比特率可以通过一次传输更快或更多的比特来实现。然而，将设备上的引脚数量增加到一定数量以上是不现实的，而且成本昂贵。事实上，DDR5和DDR4有相同数量的引脚。更快的信号速度是提高下一代设备内存比特率的选择方法。
DRAM进程本质上是反速度的，因为比特存储在带电的电容器中。电容会在高速运行的信号中引起失真。这在示波器上显示为闭眼图，当比特率增加到最大带宽时，闭得越来越近。比特在最高速率下变得难以区分，如图1中的闭眼所示。
图1:DDR5的新特性是数据路径上的均衡器，用于过滤高速传输中的噪声。
为了解决这个问题，DDR5需要均衡来过滤掉噪声，保持高信号完整性并重新打开眼睛。与高速串行通信不同，DDR5将均衡放在发射机端的控制器中，而不是在接收机中。这样就避免了DRAM本身的所有逻辑，但在DIMM引脚和RAM芯片之间增加了一个新元素，这在DDR4中是不存在的。所有这一切最终使一个更复杂、更快的存储传输系统达到6 GT/s，同时保持低误码率。
DDR5仍处于采用的早期阶段。JEDEC于2021年7月发布了该标准。首个支持DDR5的CPU平台于2022年初发布。然而，这个平台仍然包括DDR4支持，所以在业界接受DDR5作为事实上的内存标准之前可能还需要一段时间。在接下来的几年里，更多的个人电脑、服务器和嵌入式系统将利用DDR5提供的更快的速度、更低的功耗和更大的内存容量。
物联网(IoT)和车对万物(V2X)自动驾驶汽车只是5G实现的众多技术中的两项，5G将把数十亿设备连接到云服务。处理所有发送到云端的数据所需的数据存储基础设施将需要比我们所见过的任何东西都更快、更高效的内存，特别是在像V2X这样对时间和安全至关重要的应用程序中。DDR5与更快的无线通信一起，是实现这些新技术的一大步。但是，随着这些用例成为现实，DDR5足够快吗?
DDR5刚刚开始进入市场，但JEDEC和早期采用者已经开始期待下一代。DDR6的最大比特率可能是前代的两倍，就像所有前代DDR所做的那样。一家内存制造商于2021年底宣布，他们已经开始使用JEDEC开发DDR6，该标准的速度可能超过12 GT/s，内存容量将增加四倍。但考虑到前面讨论的速度挑战，达到12gt /s需要新的创新，才能在不造成失真的情况下成功地更快地传输信号。
一种可能性是DDR6采用其他标准，如使用脉冲幅度调制(PAM)或正交幅度调制(QAM)信号。DDR5已经打开了向标准中添加复杂信号的大门，因此这些方法在未来可能被用于进一步提高比特率是有意义的。
在DDR6成为现实之前，开发人员仍在努力从DDR4过渡到新的DDR5标准。DDR5标准的略微复杂的性质意味着模拟、验证和遵从性测试变得更加难以执行，误差幅度甚至更小。Keysight与JEDEC和DDR5标准的早期采用合作伙伴密切合作。
观看这个网络研讨会，最新的DDR5发展和计划的DDR6，以了解有关DDR5实现的详细信息，并了解如何描述和测试这些系统。
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