确定生产问题与3 d NAND密度增加有关制作最好的权衡,避免结构崩溃。
3 d NAND闪存使得新一代的非易失性固态存储有用的几乎所有电子设备的成因。3 d NAND可以实现数据密度超过2 d NAND结构,即使伪造后一代技术节点。用于增加存储容量的方法有潜在重大权衡在内存中存储、结构稳定性和电特性。这篇文章将讨论3 d的制造业挑战与非结构,以及技术进步的数据密度3 d NAND闪存设备,在我们最近的研究工作。
3 d NAND闪存设备及其工作原理
3 d NAND闪存设备包括三个主要组件:通道数据存储领域,垂直的皮尔斯一个交替的导体和绝缘层;“楼梯”访问的每个单词行提到的层;和壕沟来隔离通道连接线路。3 d的下摆裁成圆角的NAND堆栈如下所示(左),和一个示意图(右):
图1:楔剖面图和示意图,3 d NAND闪存设备
电荷陷阱3 d NAND型结构的上面用一个交替的W和二氧化硅与垂直圆柱通道分别整个堆栈。数据写入或擦除应用于字线电压时,电子从英吉利海峡隧道罪层电荷陷阱。
存储容量的挑战
虽然存储容量是最容易增加堆栈添加更多的层,出现重大挑战的堆栈收益高。通道的可用面积降低,如下所示:
图2:楼梯的3 d NAND堆栈。层增加存储密度都需要额外添加访问每一层楼梯台阶。每个额外的步骤,可用通道面积(蓝色箭头)降低,由于体积在楼梯下面是无法使用。
随着“楼梯”的高度大,可用空间减少。额外的取消带来的挑战是,在某些类型的3 d NAND,牺牲层的“步骤”之间的楼梯。这些层都被湿蚀刻创建房间一个原子层沉积后的制造过程;意味着更长的时间,因此,一个大楼梯本法分离悬浮在薄层结构崩溃的可能性:
图3:罪恶牺牲层问题。删除创建所需的罪恶是ONON 3 d NAND栈的3 d结构。左边的图显示一个20 ~ 30 nm厚的二氧化硅层桥接超过500海里的距离。大楼梯(见图),氧化层跨度更大的尺寸和层崩溃的危险。
分区的步骤允许更多的字线接触通过插入步骤结构和导致更紧凑的楼梯没有这种危险[2]。然而,由于所有的频道必须电分离,获取渠道的数量取决于通道内的最小线间距可以音高(如果每个通道都有自己的线)。现在可用的制造技术(在2018年末和2019年初),这限制了约四个频道。
图4:分层楼梯结构。离开图:使用制造技术可以在撰写本文时(2018),这限制了通道面积大约4频道。正确的图:一个更极端的例子,4步骤分层结构。
然而,一个更广泛的低数量的stack-desirable缝它就包含超过四频道,然后需要分为周期组。组通道可能是由使用一个腐蚀穿孔过程的一个子集层,有效地使用几层浮动盖茨选择晶体管:
图5:左边的图显示了巩固4栈的最极端的例子在总统配置使用4-tier楼梯。正确的图展示通道和位线接触。
分析支持列的影响
制造过程的复杂性参与创造3 d NAND使人难以理解所有的权衡在存储容量、稳定性、和其他属性的变化造成更多的层堆栈步划分,即射孔层。虚拟流程模型,如下所示,模拟提出的制造步骤。SEMulator3D被用来测试的结果添加支持列和通过不同维度的联系。孔蚀刻的添加列,然后满是二氧化硅,支持结构在楼梯间的牺牲材料的去除层:
图6:3 d NAND支持结构。一边和等距视图显示支持结构。正确的图有二氧化硅部分颜色的白色清晰。二氧化硅列穿过楼梯结构到衬底。
电分析上执行Semulator3D模型研究孤立字线层和模拟列大小对阻力的影响,以及字线电容(在右边的阴谋,孔直径是指列宽度):
图7:建模的电阻和电容值。左:孤立字线层电气测量。右:电容和电阻是策划。
扩大支持列可以提高结构稳定性但增加字线电阻和使用额外的空间。因此,它似乎是有利于减少支持的规模和数量列一样的结构完整性设备将允许。
结论
这项研究展示了现实生活中的流程模型的分层,3 d NAND楼梯结构和虚拟制造的用于提高理解权衡使用支持列提高高密度存储结构的结构稳定性。了解更多关于3 d NAND闪存技术和方法来提高这些设备的数据密度,请下载详细的白皮书。
引用:
”[1]”与SONOS IEEE电路和设备杂志(数量:16个,问题:4,2000年7月)
[2]”设备包括制件的结构和方法形成同样的“美国专利US20120306089A1
[3]“小说双密度单门垂直通道(SGVC) 3 d与非“2015年IEEE国际会议(IEDM)电子设备
[4]“3 d NAND闪存基于平面细胞”电脑,6卷,28 (2017)
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