你是否注意到你的ESD设计窗口?

由于晶体管尺寸和氧化层厚度的不断缩小，集成电路(IC)芯片设计中的静电放电(ESD)问题在先进的半导体工艺节点上变得更加关键。有许多ESD设计规则和流程用于设计人员检查常见的ESD问题，例如ESD保护器件存在的拓扑检查，ESD放电路径鲁棒性的电流密度(CD)检查，点对点(P2P)电阻检查，以确保从芯片级凸点到ESD保护器件的电阻低于特定的设计阈值[2-3]。然而，IC芯片设计人员可用的大多数ESD设计规则似乎没有考虑到ESD保护器件必须在其ESD设计窗口的边界内工作这一事实。同样，许多设计师也不理解设计糟糕的ESD设计窗口会对他们的设计产生影响。

防静电设计窗口

ESD设计窗口定义了ESD保护设备在ESD事件中工作的电压和电流限制。图1展示了一个典型的ESD设计窗口:

• V_DD电路的工作电压是否正常
• V_t2和我_t2分别为ESD保护装置失效或击穿以保护受害电路的电压和电流。

图1:ESD设计窗口。

在ESD设计窗口的右侧，随着电压的增加，到达电路击穿电压区域，受害电路将被破坏。ESD设计窗口定义了ESD保护设备的电压和电流工作区域。理想情况下，ESD保护装置在高于正常电路工作电压的电压下被触发或打开，但当它达到低于受损电路击穿电压的电压时，就会失效或击穿。

如果ESD保护装置设计不当，在受害电路达到击穿电压之前没有触发或打开，那么在ESD保护装置有机会实际提供保护之前，受害电路就会击穿。了解ESD保护器件的ESD设计窗口对于确保其上电压边界不达到或超过受害电路的击穿电压至关重要。

在先进的半导体工艺节点，电路工作电压降低，工艺节点的栅氧化物击穿电压也降低。然而，栅极氧化物击穿电压的下降速度快于电路工作电压，导致在较小的工艺节点上ESD设计窗口的电压范围较小[4-5]。这种二分法使得仔细规划ESD保护装置的工作电压和电流以确保ESD保护装置在其ESD设计窗口内工作变得至关重要和具有挑战性。

估计击穿电压

电路工作电压(V_DD图1)通常为设计师所知。在选择了ESD保护设备的类型和尺寸之后，他们还知道了工作电压和故障电压以及电流限制(例如V_t2和我_t2如图1)所示的静电保护装置。缺失的部分是ESD设计窗口的上电压边界的确定，这是受限于受害电路的击穿电压。这个电压并不是一个精确的计算结果——设计者根据受损电路的击穿电压得出了一个估计的电压。但是，如果受害设备(与ESD保护装置直接相连的设备)不直接接地(即受害设备与地之间还有多个其他设备串联)，仅将受害设备的击穿电压作为受害电路的击穿电压可能过于悲观，ESD保护装置会过早失效或击穿。另一方面，设计人员不希望过高估计受害电路的击穿电压，使ESD保护装置的工作电压和故障电压以及电流限制延伸到受害电路击穿电压的区域，因为这将导致在ESD保护装置发生故障或击穿之前，受害电路已被损坏。

为了正确定义ESD设计窗口的上电压边界，一些IC芯片设计人员使用以下方法来确定受损电路的击穿电压，如图2所示:

• 首先检查受损设备和地面之间所有可能的电通路，
• 把每条路径上所有设备结点的击穿电压加起来，
• 找出总击穿电压最低的路径，并
• 使用这个最低总击穿电压作为受害电路的击穿电压。

图2:手动识别和计算最低总击穿电压检查受害设备和地面之间所有可能的电路径。

在任何使用ESD保护设备的场景中，都需要正确确定ESD设计窗口的上电压边界。根据ESD保护器件在电路中的位置，IC设计人员可能需要找出以下电子路径的最低总击穿电压:

• 信号碰撞和电源或地面碰撞，
• 能量碰撞，地面碰撞，还有
• 受害设备和电源或地面碰撞等。

在复杂的IC芯片设计中，几乎不可能手动检查所有可能的电路径，将每条路径上所有器件结点的击穿电压相加，并确定总击穿电压最低的路径。幸运的是，有一些电子设计自动化工具可以帮助设计团队准确地确定任何电气路径的最低总击穿电压，无论多么复杂。有了这些知识，设计人员可以估计ESD设计窗口最合适的上电压边界。

我们将使用西门子EDA的Calibre PERC可靠性验证平台来了解该过程是如何工作的。

自动击穿电压计算

Calibre PERC可靠性验证平台允许设计人员编写基于规则的流程，用于在知识产权(IP)、块和全芯片级别检查IC芯片设计中的复杂ESD问题。我们首先编写一个Calibre PERC流，它将分析一个网络列表，并输出两个给定引脚之间总击穿电压最低的路径。

Calibre PERC流接受布局数据库(GDSII或OASIS)或示意图网络列表(SPICE)作为输入。如果使用布局作为输入，Calibre PERC平台首先运行布局与原理图(LVS)提取，从布局数据库生成电气等效布局网列表。从SPICE网络列表或生成的布局网络列表开始，Calibre PERC平台遍历网络列表的整个层次结构，以识别两个给定引脚之间所有可能的电气路径。对于每个电路径，Calibre PERC平台识别路径上的所有器件连接。根据包含设备名称和设备结的击穿电压表的输入文件，Calibre PERC平台计算出每条路径上所有设备结的总击穿电压。最后，流输出总击穿电压最低的路径(包括路径上的所有器件)，以及总击穿电压最低的值。图3演示了从布局数据库开始的流程。

图3:Calibre PERC流计算两个给定引脚之间的最低总击穿电压。

然后，设计人员可以在Calibre RVE结果查看器和Calibre DESIGNrev布局查看器中查看该流的输出结果，以在原理图或布局视图中查看总击穿电压最低的电气路径的可视化表示。图4a显示了总击穿电压最低的电路径的结果，路径上显示了所有器件名称，而4b是两个给定引脚和总击穿电压最低的电路径上所有器件的示意图。这条总击穿电压最低的路径也是两个给定引脚之间最弱的路径。

图4:(a) Calibre RVE结果显示两个给定引脚FG和V之间的电路上的器件_党卫军，为总击穿电压最低的路径(从FG到VSS)， (b)两引脚和路径上器件的Calibre RVE示意图。

了解最低总击穿电压可以帮助IC芯片设计人员更准确地估计ESD设计窗口的上电压边界，确保ESD保护器件的操作最优化，同时对受害电路提供充分的保护。

总结

满足ESD设计保护要求是当今IC芯片设计的关键部分。自动化的EDA流程可以检查一些常见的ESD问题，例如ESD器件的连通性或ESD放电路径的稳健性，IC芯片设计人员可以通过晶圆厂支持的pdk或自定义规则卡轻松获得这些流程。然而，设计人员往往没有意识到自动化的EDA流程可以帮助IC芯片设计人员计算受害电路的击穿电压，这可以帮助他们更精确地定义ESD设计窗口的电压上限。使用Calibre PERC平台这样的工具，设计人员可以快速准确地识别两个给定引脚之间的电路径，并获得最低的总击穿电压。这个最低总击穿电压可以用来更准确地估计ESD设计窗口的电压上限，确保对设计电路提供足够的ESD保护。

欲了解更多信息，请阅读技术论文估计防静电设计窗口击穿电压的更好方法在西门子EDA。

参考文献

1. A. Ille等，“ESD脉冲应力下栅氧化物的可靠性问题”，2007年第29届电过度应力/静电放电研讨会(EOS/ESD)， 2007, pp. 6A.1-1-6A。1-10, doi: 10.1109/ eossd .2007.4401771
2. EDA工具工作组(ESD协会)，“ESD协会ESD电子设计自动化检查技术报告”，ESD TR18.0-01-14。https://www.esda.org/store/standards/product/4/esd-tr18-0-01-14
3. D. Yan，“在IC设计中确保稳健的ESD保护”，西门子数字工业软件，2017。https://resources.sw.siemens.com/en-US/white-paper-ensuring-robust-esd-protection-in-ic-designs
4. O. Semenov, H. Sarbishaei，和M. Sachdev，“先进CMOS技术的ESD保护器件和电路设计”施普林格科学，2010。p . 14。https://link.springer.com/book/10.1007/978-1-4020-8301-3
5. 董A.，熊j .， S. Mitra, Liang W.， R. Gauthier Jr.， A. Loiseau，“ESD设计窗口缩窄至7nm技术节点的综合研究”，2018第40届电过度应力/静电放电学术研讨会，2018年9月23-28日。https://ieeexplore.ieee.org/document/8509689．