大规模的大小、高度并行人工智能处理器芯片设计和测试方法产生重大影响。
每一天,越来越多的应用程序部署人工智能(AI)系统增加自动化超出传统系统。AI系统的计算需求的持续增长需要设计师开发大规模、高度并行的人工智能处理器芯片。他们庞大的大小和类型的应用程序产生重大影响的设计和测试方法。成千上万的重复的核心,随着IP集成到一个芯片系统(SoC),新设计的适当时机(DFT)架构和方法需要最少的测试而获得最大的硅测试质量成本。此外,人工智能芯片用于对安全性要求苛刻的应用程序,如自主驾驶,需要高质量的生产测试实现不到一defective-parts-per-million (DPPM)和需要DFT结构来确保正确和安全功能的芯片在系统操作。然而,添加这样的DFT逻辑设计进一步增加的规模已经大芯片。
利用分层测试方法是理想的人工智能设计。它采用“分而治之”的方法将设计划分为较小的分层分区DFT签字的包括以下:DFT插入、测试模式设置,模式生成和验证。人工智能设计可以包含多个层次的水平,每个与重复DFT分区,每个分区可以单个或一组核心核心根据DFT架构如图1所示。分层测试方法,DFT签字为每一个独特的分区分级水平只执行一次,在所有复制实例重用。重复的过程在每个层次级实现DFT签字为整个设计如图2所示。在完成DFT在分区级别,相应的测试模式设置和模式移植到芯片级启用应用程序与一个自动测试设备(吃)。
图1:典型的人工智能芯片显示在不同层级DFT分区。
图2:分层测试使DFT签字和分区在每个层次级别的重用。
这种方法的一个最显著的优点是显著提高生产力和减少计算资源的需求。这是因为每个独特的DFT签字任务并行分区可以独立执行和与其他分区,使用较小的计算机器比平DFT所需签字方法,如图3所示。
图3:增加生产力和减少计算资源与分层测试方法。
一般来说,人工智能测试需求往往与严格的权力冲突,性能和面积(PPA)的要求。与离散测试流,DFT逻辑生成并添加到设计逻辑不考虑其影响物理设计(PD)和DFT逻辑分析类似于任何其他功能逻辑实现在PD的过程。缺乏DFT逻辑意识在物理设计实现技术往往导致退化PPA为整个设计(DFT用户+逻辑)或显著延迟实现设计收敛。在某些情况下,DFT架构变化需要解决这些问题。退化变得更加明显的AI设计因为一个次优的DFT在核心逻辑实现,而当复制成千上万的核心,严重影响整个芯片的PPA。
图4:过时的、离散的测试流程与孤立的DFT和物理设计过程。
对于这些大而复杂的人工智能芯片,很容易理解,正如DFT架构和方法实现测试目标很重要,DFT实现physically-aware至关重要的负担降到最低物理设计工作达到最佳PPA。因此,人工智能芯片设计者必须部署测试技术,解决了组合最优DFT体系结构和最优实现并发的挑战。
有效和高效的测试解决方案必须优化DFT的物理实现的逻辑实现的全部好处适合人工智能设计的测试方法和体系结构。除了支持分层测试,先进的DFT技术统一DFT和物理实现引擎成一个无缝的流physically-aware DFT设计和实现。所使用的一些重要的技术测试的解决方案包括:
有针对性的逻辑和物理优化的DFT等逻辑自动测试压缩块位置分布,DFT的智能路由逻辑,重聚簇测试压缩连接,时钟网络优化等。
图5:高扫描压缩与拥塞优化(热量地图)。
为改善路由和减少模式位置感知测试点计数。
图6:传统的测试点和位置感知测试点。
基于位置的顺序扫描链元素来减少交通堵塞。
图7:拥堵与扫描的细胞缝合没有和物理信息。
Physically-aware包装细胞基于核心针在隔离包装器插入的位置。
作为测试目标实现高质量、低成本的测试人工智能芯片越来越有挑战性,测试解决方案必须包括physically-aware DFT实现理想架构,节省时间的方法和最佳PPA。应用离散DFT技术和流脱离今天的实现技术邀请低于标准的结果或大量的努力来弥补。先进的测试技术,解决DFT的挑战和物理实现作为一个统一的目标需要跟上日益增长的预期今天的设计和测试团队。
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