累积叠加漂移从个人RDL积聚层可显著提高整体跟踪长度。
多年来,许多半导体行业集中在迈向先进节点。缩小了,因为这些节点大小的输入/输出(I / O)肿块的芯片变得更小。随着这些肿块缩小,他们交配的能力直接印刷电路板(PCB)减少,,反过来,导致需要中介衬底。进入先进集成电路衬底(aic)。
aic的使用也使进步panel-level包装和chiplet-based架构的崛起,在多个模具的最终产品是一个组装的组合支持核心中央处理单元(CPU)或图形处理单元(GPU)。这些额外的死亡可能是内存元素,模拟设备或其他功能。所有这些死亡可以co-packaged aic,它允许多个死小I / O联系人进行组装并将其再分配给更大的接触碰撞兼容PCB。
与panel-level包装,制造商可以提供包提供更快的数据传输,更大的散热,降低能耗和增加功能。与高分辨率的前端包括更小的模式,包装尺寸,只会增加大小。
也进一步复杂化,这些包特性高数量的再分配层(RDL)来提高输入/输出(I / O)计数和功能。RDL层数量的增加,我们都面临着许多挑战,包括实现更小的分辨率要求和最小化覆盖错误,后者一个特定RDL过程面临的难点。
当我们解决决议和覆盖漂移在以前的博客panel-level包装上,我们还没有解决的挑战所谓的“全面覆盖”漂移和解决方案,可以帮助厂商解决这个问题,坦率地说,会遭到的问题。
但是在我们进入之前,让我们来谈谈RDL处理如何影响底物。
aic流程需要养护的味之素建立电影(沛富)每次通过层激光钻。这种不断的热循环的覆铜层压板(CCL)衬底介质,加上越来越多的RDL层,扭曲了衬底。这非线性失真的结果在每个象限的面板有截然不同的叠加结果当一个全局比对应用解决方案。特别是,这是一个高通量的挑战对于光刻系统采用非常大的接触领域(250 mm x 250 mm),哪些是可以暴露一组只有4张。
RDL互连层的数量通常是每侧5和12层之间由(甲状旁腺素)镀通孔连接。结果RDL堆栈可能含有24层覆盖层的错误。aic的覆盖需求超越挑战层规范;他们是整个RDL堆栈。总覆盖是覆盖错误的总和为所有RDL层,对最后一层两边的面板。累积叠加漂移从个人RDL积聚层可以显著提高整体跟踪长度,导致更高的互连电阻、寄生效果和表现不佳的高速和高频应用程序。
层叠加性能数据需要不断监控在每一层求和继续通过电影堆栈。如果总叠加误差超过规范在任何过程步骤,在面板上的任何位置,游览需要标记,以便可以采取必要的纠正措施来减轻总覆盖的漂移。这是很重要的,以防止RDL超过规格设计抵抗一个包。
例如,如果覆盖积雪5µm /层,并有10层,总RDL长度将增加45µm将影响总体RDL阻力。当然,这个问题是随着层数的增加而加剧,即。在24-layer RDL堆栈µm互连长度将增加115。
为了解决的总覆盖挑战并提供可见性层动力学过程层数量的增加,覆盖跟踪系统是必需的,一个大纲计量,光刻技术和分析。这个系统需要记录测量每RDL-to-via覆盖整个面板和不断总结向量,从层到层,随着进程堆栈的增加。
这样一个系统可以使用检查和数据分析来跟踪和对多层叠加漂移进行补偿。一个误差信号是叠加累积误差超过时生成一个用户定义的阈值。所需的叠加修正补偿将被计算和发送到光刻系统。没有能力监控覆盖错误的总和在面板上,一层一层去,没有办法知道最终电性能测试RDL电阻是否满足规范。
RDL维度继续萎缩,这个问题将变得越来越重要。此外,可视化和旗帜远足和趋势提供早期预警的制造团队,可能会有麻烦,为他们提供了机会采取纠正行动前基板是不可恢复的,取消在电性能测试。这种能力对制造过程涉及多个堆叠RDL结构至关重要。
在本系列的下一篇博客中,我们将超越全部覆盖,集中精力提高产量在aic panel-level包装流程。另类投资会议流程,增加包大小限制每个面板的包数量,使高产更具挑战性。一个杀手的缺陷可以导致整个包电性能测试失败的原因。这将产生重大影响产量的百分比,以及RDL很多层,每一层变得更加重要。我们希望你能加入我们。
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